Utilizarea întotdeauna în interiorul unei funcţii în Verilog

[Bubs23]

Bună tuturor, ştiu că aceasta este o întrebare foarte de bază, eu sunt posting.But am nevoie de răspunsul corect pentru this.Can ne scrie funcţiile în verilog folosind întotdeauna funcţiile block.Can conţine întotdeauna block.Please explica cu o example.This este întrebarea adresată mi-a spus în multe interviuri. Multumesc, Bubs:-o

 

[alexan_e]

Cred ca acest link va va ajuta sa [url = http://www.see.ed.ac.uk/ ~ gerard/Teach/Verilog/me5cds/me95cab0.html] Verilog Funcţii [/url] [url = www.see.ed.ac.uk/ ~ gerard/Teach/Verilog/me5cds/me95cab1.html] Verilog funcţie de sintaxa [/url] "O funcţie poate fi utilizată numai în cazul în care modulul are cel puţin un argument pentru a fi trecut şi necesită doar un singur argument întors din funcţie. O funcţie poate fi numit numai din interiorul unui bloc sau întotdeauna iniţială în cadrul modulului. Funcţia nu este permis să conţină oricare dintre aceste două situaţii, de asemenea, orice întârziere, eveniment sau situaţiile de control de sincronizare sunt interzise. O funcţie se poate utiliza un port de intrare sunt permise variabile locale, cum este descris în pagina de pe sintaxa. Firuri nu sunt permise şi funcţia completă trebuie să fie scrise folosind doar declaraţii de comportament. manipularea efectivă a de date în funcţie trebuie să fie plasat între începe şi se încheie cu declaraţiile " Alex.

 

[deepthi_nach]

putem folosi întotdeauna în interiorul unui bloc mereu?

 

[permute]

se poate folosi mai mult de o declaraţie @ () într-un bloc mereu. mai multe comune pentru simulare.

 

[deepthi_nach]

Cum să declare semnalele de biţi vector în Verilog? ca am nevoie, de intrare [00:02] portin [00:2], cum poate fi făcut această declaraţie?