sintetiza

[shmoib]

Dear All,
cînd i a alerga sintetiza pentru codul meu VHDL şi a verifica schematice sale RTL pe ISE6.2i am găsit unele blocuri numite "ALIAS", nu înseamnă că ceva greşit?

Am ataşat schematic RTL
Ne pare rau, dar ai nevoie de login pentru a vizualiza această ataşament

 

[news]

Zalewani spamem, wśród którego znajduje się korespondencja biznesowa, często nie potrafimy odróżnić fałszywki od realnej korespondencji. Zagrożenia cechują się często kilkoma elementami.

Read more...

 

[Sp]

u ar trebui să partajeze fişierul schematic în loc de fişier Word ...

astfel încât mayB putem rula compilare / simulare pentru a verifica pentru u. ..

cu respect,
Sp

 

[shmoib]

aici este codul, ea conţine, de asemenea, cu aceeaşi problemă, deşi este foarte simplu
Ne pare rau, dar ai nevoie de login pentru a vizualiza această ataşament

 

[Sp]

de fapt, I C cant orice nume de bloc "alias", în ur cu condiţia doc .... a putea u? .. c prea mici .. cant bloc numele ..

Am citit codul ... acesta să fie unul este simplu .... n aceasta shouldn't mare nicio eroare ....

I try compila folosind qu (at) rtus 2 (Ne pare rău, i dunno cum să-pe XILINX) nici o eroare constatat ...
si-am RTL a lua este ... att a se vedea dacă acesta meci de urs ...
Ne pare rau, dar ai nevoie de login pentru a vizualiza această ataşament

 

[shmoib]

thnks pentru a vă ajuta ur, dar cînd i sintetiza-o pe ISE, de i xilinix constatat că alias
Oricum, eu am nevoie u pentru a verifica acest cod pentru mine de asemenea, aşa cum am luat cu aceleaşi probleme cu ea
Ne pare rau, dar ai nevoie de login pentru a vizualiza această ataşament

 

[tkbits]

Este sintetizator deducere a FSMs?

Eu, în general, semnalele de a lua ALIAS pe schema RTL când am construi FSMs.Acest lucru este normal.

 

[shmoib]

Da o problemă, i luat acelaşi lucru cu FSM dar am aceeasi problema de asemenea, cu acest cod de simplu pe care am postat aici

 

[Sp]

Ne pare rău,,, i dunno teanc de bancnote este "alias" semnal înseamnă ....asa ca nu poate ajuta ...se poate explica cineva ...

hehe,,, de asemenea bad,,,cu respect,
Sp

 

[tkbits]

Aşa cum nu am un program RAR la îndemână în acest moment, m-am uitat la un fişier Word.Nu este nimic în neregulă cu semnale de alias.Ce-te ca iei este normal.

Un alias "" este un nume alternativ.Circuitul RTL este un FSM.

names.

Semnalele nu corespund VHDL nume de semnal.Numele semnalului este, de fapt numele de o enumerare care a fost folosit pentru a defini o stare în codul HDL.

De exemplu, dacă veţi defini mai multe state:

dev_state tip este (inactiv, a alerga, făcut);

apoi VHDL defineşte idle, a alerga, şi a făcut ca constantele - nu semnale.

Deduce sintetizator de la stilul tau de codare că aceste constante sunt folosite pentru a conduce o FSM, iar ei sunt traduse în semnale reale, cu un nume de împrumut (un alias), care este acelaşi cu numele de stat.