Scrierea codului Verilog pentru 3 semnale cu întârzieri lor

[dmx-512]

Salut, am nevoie de un ajutor, în scris, un cod verilog pentru unele semnale, cum ar fi CLK, CKE, şi RESET cu întârzieri lor. Am scris codul în funcţie de cunoştinţele mele, dar există unele conflictions în care. IAM attatching aici documentul aferent, împreună cu codul meu vă rugăm să verificaţi-l şi sugerează mine. multumesc.

 `interval de timp 1ns / 1ps modul DDR3_Rst (clk, reset, cke); de intrare CLK, resetare de ieşire; cke de ieşire; Reg Reset_i, Reg cke_i, mereu @ (CLK) începe în cazul în care (CLK) începe # 0 Reset_i

 

[syedshan]

Buna Ei bine, eu nu pot obţine o idee clara ceea ce încercăm să facem, dar sigur pentru includerea # pentru momentul acesta nu va genera nici un rezultat sintetizat pentru tine. Va trebui să adăugaţi câteva temporizatoare şi contoare, care vor face calendarul pentru tine cum vrei să deţină reseta scăzut pentru 200us. Care este viteza de ceas de ceas dvs. Dacă să presupunem frecvenţa de ceas pentru proiectare este de 100 kHz ... 10us de exemplu. Apoi, aveţi nevoie de 20 de întârzieri de resetare să rămână scăzute. Puteţi include timer care va conta în fiecare ceas, după RESET # scade şi de îndată ce acesta devine 20 vă semnal de resetare # pentru a fi de mare ... Pentru acest caz Cred ca ai nevoie de asemenea, unele Master_reset. Alte persoane pot ajuta la corectarea această idee a mea Ce cred (doar pentru resetare), va fi aşa

 mereu @ (posedge clk), în cazul în care (Master_reset) începe RESET

 

[dmx-512]

CLK este de 500 MHz. urmeaza pasii de mai jos codul • Până la sursele de alimentare sunt stabile, să menţină RESET # LOW pentru a se asigura că rezultatele rămân cu handicap (High-Z). După ce puterea este stabilă, RESET # trebuie să fie redusă de cel puţin 200μs pentru a începe procesul de iniţializare. • CKE trebuie să fie scăzut 10ns înainte de RESET # tranzitia HIGH. • După ce RESET # tranziţii HIGH, aşteptaţi 500μs cu LOW CKE. • După ce timp LOW CKE, CKE poate fi introdusă sincron mare în timp ce comenzile doar NOP sau DES sunt emise. Ceasul trebuie să fie prezente şi valabile timp de cel puţin 10ns (şi un minim de 5 ceasuri). După ce CKE este înregistrat de mare, aceasta trebuie să fie continuu înregistrat ridicat până procesul de iniţializare completă este completă Deci, poate u vă rugăm modifica codul meu şi spune-mi.

 

[FvM]

Eşti scris un testbench sau proiectarea unui controler de memorie synthesizable? în acest din urmă caz, nu puteţi folosi "#" declaraţii de întârziere.

 

[dmx-512]

scrie cod synthesizable, astfel încât, fără a utiliza # Cum pot scrie acest lucru, vă rog ajuta-ma cum pot modifica codul meu

 

[FvM]

#, fără a utiliza modul în care pot scrie acest

Prin numărarea cicluri de ceas, aşa cum a sugerat Shan.

 

[dmx-512]

În acest ca iam folosind un ceas stabil de 500 MHz, atunci cum pot conta pe cicluri, este un CLK stabil

 

[TrickyDicky]

În acest ca iam folosind un ceas stabil de 500 MHz, atunci cum pot conta pe cicluri, este un CLK stabil

I grav îndoiesc că utilizaţi un ceas 500MHz pe un FPGA. 50MHz este mult mai realist.

 

[dmx-512]

ya iam folosind 500 Mhz ceasul în sine

 

[FvM]

Cu FPGA-uri rapide şi, de exemplu RAM DDR3, ceas de memorie poate fi la fel de mare ca 500 MHz. Frecventa de operare de bază vor fi însă mai mic în cele mai multe părţi, de proiectare trebuie să lucreze în domenii de ceas multiple.