o cale de fals în striclty 1 ceas RTL syncronous posibil?

[kslim]

eu am o cale încalcă su.
Privind la netlist, acesta trebuie să fie falsă, deoarece calea pentru unele motive de by-pass Flops care se presupune că între punctele de început şi sfârşit.

Vreau să spun mea de înţelegere a calea de fals a fost cele legate de a nu putea suporta sau calea în asyncrounous / graniţele multi ceas.Calea mă gândesc la nimic isnt care implică ceasuri de asincron, nici nu putea suporta nici multi.
Vă mulţumim pentru tine de intrare.

 

[news]

Dziś startuje PGA w Poznaniu, targi gier i solidnego sprzętu do obsługi elektronicznej rozrywki. W tym roku wyjątkowo głośno jest o PGA, dzięki czemu sporo firm będzie prezentować swoje wyroby podczas tej weekendowej imprezy.
Dziś dzień VIP na targach, mamy jedno zaproszenie i chętnie osobiście je przekażemy. Kto ma ochotę niech rozwinie wedle ...

Read more...

 

[utmseng]

STA va analiza toate calea de sincronizare.Atâta timp cât există o legătură logică din punct de plecare până la sfârşitul punctul (indiferent care trece prin flop), instrumentul STA va analiza cale.

Deci, pentru calea pe care credeţi că nu va fi afirmat, aveţi posibilitatea să set_fase_path întotdeauna.Calea false, nu este limitat de ceas multi sau a nu putea suporta numai.

 

[eeeraghu]

Cale false ar trebui să fie analizate de designeri de la calea critică şi ar trebui să fie dat ca o constrângere pentru a instrument STA, astfel încât aceasta să nu se verifică, oferind astfel rezultate rapide de la căile critice.

cu respect
Raghu

 

[Anjali]

cale false înseamnă calea nu au dat flux, în funcţie de logica dumneavoastră.atunci putem constrângere că, în calea false pentru a evita analiza de sincronizare în această cale.

 

[dr_dft]

Calea false într-un domeniu ceas unic este cu siguranţă posibil.Un exemplu este un circuit cu 2 moduri de operare care se exclud reciproc.S-ar putea fi căi de fizică între logica de la un model la altul, care nu este o cale logică.
Un exemplu comun este moduri de încercare.De exemplu, atunci când BIST se execută, nu puteţi pasa de poteci incepand de la controlerul BIST şi care se varsă în logica funcţională şi vice-versa.
Desigur, căi false, trebuie să fie foarte atent revizuite de către designeri pentru a vedea au fost unele logica neintenţionate.Una din cauzele în comun a prezentului este tăiat-şi erorile-pasta, în care un designer uită pentru a modifica un nume de semnal, după o cut-and-pasta, şi deodată o cale nedorite pops sus.