Cum pentru a seta semnalul core_gen?

K

kun

Guest
De fiecare dată când îl date fixat pe marginea pozitiv de ceas, trebuie să fie în centrul cineva ştie cum să facă acest lucru
 
Asta este ceea ce ai nevoie? Centrul de date este întotdeauna de la marginea pozitiv de ceas. iniţială începe pentru (i = 0; i
 
marginea negativ de ceas trimite datele, marginea pozitiv de ceas a primi date (poate vă faceţi griji) BR. ls000rhb
 
dacă u sunt vorbesc cu referire la memorie şi de interfaţă de proiectare, apoi utilizaţi ceas de memorie atunci când inversat pentru design-ul este de lucru la ceas.
 
Oricine rog ajută-mă: strigăt: am nevoie pentru a crea o Core_gen care trimit semnalul printr-un ADC (analog-to-Digital Convertor) Oricine ştie cum să setaţi semnal core_gen! lista-mi pas cu pas vă rog ~~~HEAD=NNS mulţumiri
 
trimite semnal prin ADC? sau trimite semnal pentru ADC? detalii cerinţa dvs., altele pot ajuta.
 
Am nevoie de un generator de semnal merge la ADC şi să ieşi cu 10 biţi Digital oricine ştie cum să facă acest lucru vă rugăm ~ ~: strigăt:
 
Ei bine, Omul! De ce u asling această întrebare de la oameni FPGA!! ADC este foarte simplu de CI sunt disponibile pentru care şi prin modul FPGA funcţionează numai pe semnale digitale care nu sunt cele analogice!! Da, puteti folosi un chip ADC înainte de FPGA şi de a folosi ADC de ieşire pentru a procesa anumite informaţii în ea şi pentru a construi un simplu generator de LUTS semnal de utilizare etc Primitive sau în FPGA sau utilizaţi microcontroler pentru că, chiar şi un procesor DSP-ar lucra Fă ceea ce simţi uşor de u despre
 
Mda am primit IC. doar că eu nu ştiu cum să înceapă la generator de semnal .. (Dacă este o Core_gen i se poate lucra în continuare pe el), dar un fel de diferite err ajutorul nimănui
 
am nevoie pentru a lega de ieşire de la ADC CAD sensul de ieşire pentru a ADC de intrare DAC (8 biţi la 8 biţi) (oricine ştie cum să scrie în VHDL), vă rog, oricum, ajuta ~ ~ [size = 2] [color = # 999999] Adăugat după 5 ore 5 minute: [/color] [/size] am nevoie pentru a lega de ieşire de la ADC CAD sensul de ieşire pentru a ADC de intrare DAC (8 biţi la 8 biţi) (oricine ştie cum să scrie în VHDL), vă rog, oricum de ajutor ~ ~ bibliotecă IEEE; IEEE.STD_LOGIC_1164.ALL de utilizare; IEEE.STD_LOGIC_ARITH.ALL de utilizare, utilizarea IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Decomentaţi următoarea declaraţie bibliotecă dacă instantierea ---- orice Primitivele Xilinx în acest cod. - Biblioteca UNISIM - UNISIM.VComponents.all de utilizare; entitate assign4 este port (X: in std_logic_vector (9 downto 0); res: in std_logic; m_clk: in std_logic; out0, OUT1, OUT2, out3, out4, out5 , out6, out7: std_logic_vector afară (9 downto 0)); sfârşitul assign4, arhitectura comportamentale de assign4 este de tip State_type este (S0, S1, S2, S3, S4, S5, S6, S7), semnal current_state, next_state: state_type; semnal P0, P1, P2, P3, P4, P5, P6, P7: std_logic_vector (9 downto 0): = "0000000000", începe procesul de (m_clk, res) În cazul în care începe res = '1 ', apoi current_state
 
Jason aici .. wahaha ... în cele din urmă i le absolvi .... u ... cititi mai bine după Worx venit ... = D
 
WHAHA frumos aşa face cu proiectul. Dl Lai am spus nimic de la ultima zi (nu am fost acolo), Keke ia grijă prietenul meu
 
hahas ... u vazut MEH mea de proiect? Dl Lai spectacol u 1?? a spus ceva despre asta? actualli există unele defecte în proiect ... dar am incercat sa-l acopere .. hahas Dun .. spune-i Worx .... Dl Lai nu a spus nimic în ultima zi ... el juz spun .. "ok lahs ... poate ... u poate merge acum ... noroc cu ataşament Ur = D .."
 
WOWOW am fost bolnav în acea zi. deci nu a avut sansa de a veni şi a vedea .. Keke soo bine ^ ^ el încă vă doresc muahahaha noroc. ce faci atât de liber acum
 
Jason în cazul în care eşti am nevoie să vă întreb despre DDS ajuta ~ ~ ~ raspunde-mi vipere după-amiază rmn am nevoie pentru a testa Sper sa vezi acest mesaj scrie-mi e-mail ([e] hey_56@hotmail.com [/email]), modul de a face DDS 8bit 120MHZ 10bit nu poate testa nevoie de 8 biţi
 
dacă u sunt vorbesc cu referire la memorie şi de interfaţă de proiectare, apoi utilizaţi ceas de memorie atunci când inversat pentru design-ul este de lucru la ceas. Care este destul de rezonabil ......
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top