Cod VHDL pentru circuitul de poarta

[kongruxue]

Salut, vreau sa circuitul poarta care arată în poarta scrieţi de mână circuitul [ATAŞAŢI = CONFIG] 73121 [/ ATAŞAŢI]. asa ca am scris codul VHDL de mai jos

 BIBLIOTECA IEEE, utilizaţi ieee.std_logic_1164.ALL, ieee.numeric_std.ALL UTILIZARE; memory_cell entitate este PORT (I: IN std_logic; ---- biţi de intrare W: IN std_logic; - --- write_enable S: IN std_logic; ---- select_enable CLK: IN std_logic; Î: OUT std_logic ------ biţi de ieşire); memory_cell END; ARHITECTURA structurală a memory_cell este semnalul J, K, J_g, K_g, AC, Qb: std_logic; ATTRIBUTE ţine: boolean; ATTRIBUTE ţine DE J_g, K_g, Qa, Qb: Semnalul este adevărat; BEGIN K

 

[gbounce]

Toate sarcinile tale sunt în afara unui proces, astfel încât acestea sunt puse în aplicare în logica combinatorie. Dacă doriţi logica pentru a rula doar pe o margine de ceas, fie în creştere sau în scădere, trebuie să creaţi un proces de cronometrat cum ar fi următoarele:

 proces (CLK, RST) începe dacă (RST = '0 '), apoi K_g

 

[barry]

Gbounce, cred că punctul de aici este de a crea un bistabil de la porti, nu deduce doar un FF. Cu care a spus, nu am aşezat şi a analizat cele două circuite şi de ce sunt diferite (sau în cazul în care de fapt sunt de la un punct de vedere funcţional)

 

[kongruxue]

Multumesc. cum a spus Barry. Vreau pentru a crea un bistabil de la porţi. Vreau circuitul poarta exact aceeaşi care arată, în prima imagine. unde şi cum ar trebui să i schimba codul să-l? PS. Am scris toate codurile de la porti, asa ca nu folosesc proces.

 

[TrickyDicky]

synthesisor va minimiza porţile în ceva care este funcţional identice. tu wont a fi capabil să-l oprească. dar dacă-l testaţi ar trebui să funcţioneze identicallty

 

[FvM]

Pentru a se referă la unele comentarii, circuitul nu reprezintă un avantaj sensibil ceas sincron FF descriere, şi nu există nici o schimbare pentru a deduce un FF de la ea, tot ceea ce faci cu ea. Al doilea comentariu, dacă doriţi să se comporte ca nivel cronometrat FF, detaliile de implementare pot contează de fapt. Avem nevoie de a solicita pentru hardware-ul ţintă. În cazul în care sinteza este de FPGA, nu există adevărate "porţi" de la toate, şi toate aşteptările unui comportament specific poarta special, pot fi anulate. În schimb, un instrument de sinteză FPGA nu este pregătit pentru sinteza structurilor de poarta. Un instrument de ASIC toate acestea, este. Aşa cum a spus TrickyDicky, circuitul RTL sintetizat are aparent aceeaşi (static) comportamentul logica. Există o opţiune de principiu, pentru a atribui nodurile logice pentru a element de logica real cu atribute specifice, furnizor de sinteza sau primitive nivel scăzut. Deci, Poti face mai mult ca aspect RTL circuitul original. Dar o punere în aplicare FPGA implică în continuare întârzieri de rutare şi, eventual, pene de elemente logice de comutare, care nu sunt prezente în porţile reale.