Ce urmează atunci când post-layout-STA în PT au încălcări?

[hgby2209]

Ce urmează atunci când post-layout-STA în PT au încălcări? Următorul este soluția noastră curentă: Du-te înapoi DC do-adnota SDF, pdef, si set_load, set_resistance -> crea "Custom-Wire-Load-Model" -> Analiza Timing (STA) -> nu reoptimize folosind "reoptimize_design "Comanda -> netlist & SDC înapoi la aprilie Daca mergeti la acest flux de ce trebuie să fac Primetime STA? DC poate face STA, de asemenea. Și în acest flux nu trece PT orice informatii. la DC pentru a face reoptimize! Are cineva vreo sugestie?

 

[davidyu]

PT este semnul oprit instrument pentru STA, și, de asemenea, fișierul SDF de la pct. pot fi folosite pentru a corela annalsys de timp pentru DC.

 

[kelvin_sg]

Este pentru că PT este mai precis și mai rapid decât DC? Eu folosesc, de obicei, PT, când am analizat calendarul de la P & R, în timp ce înainte de a trimite netlist pentru P & R, nu cred că este necesar să se facă PT oricum.

 

[hahaguy2]

puteți rezolva aceste încălcări în etapa de plasare, prin adăugarea unor constrângeri stricte de timp, i dont cred că DC va ajuta mult

 

[wkong_zhu]

PT este mai eficientă și mai precisă decât DC

 

[siawklai]

Depinde de marja ta ... în cazul în care mici, apoi am crezut instrument PNR în măsură să se ocupe de ... cum ar fi schimbarea floorplan, util oblic ... în cazul în care mare, atunci puteți încerca să faceți compilare tehnica avans ca overconstraint, se aplică gama de critică, cu ajutorul DW DW & anula gruparea, folosind DC ultra compilare, dezactivați celula de conducere scăzut ... în cazul în care încă nu se poate rezolva, apoi incercati arhitectura de design schimbare. Sper că acest ajutor

 

[haosg]

aveți nevoie pentru a verifica cu atenție încălcarea, în cazul în care punctul de început și de sfârșit sunt în domeniul ceas aceeași, iar acestea sunt foarte apropiate, și nici încălcarea regulilor de tranziție prea mare în calea cred că ar putea fi necesar revenirea la DC pentru a face mai mult efort. PT este semnul-off instrument, și se poate citi spef pentru calculul întârziere. nu ar putea fi replcace de DC.

 

[hgby2209]

Poate cineva sa-mi spui, dacă aveți o post-layout-STA în PT și de a lua unele încălcări, apoi cum să o rezolvați, cu excepția DC?

 

[honeyxyb]

În primul rând, ar trebui să verificați încălcări, pentru a vedea de ce apar încălcări? Poate nu instrumente de dispunere a finaliza rezolva toate încălcările de sincronizare, astfel încât au nevoie de instrumente de dispunere-l. În al doilea rând, pentru a verifica te scriptul, nu scriptul corect? Și e în concordanță cu script-uri pentru instrumente de aspect, în cazul în script-ul nu este același aspect, încălcările nu sunt ciudățenie. Dacă mai sus două sunt corecte, în mod normal, nu ar trebui să vedeți încălcări. [Size = 2] [color = # 999999] Adăugat după 8 minute: [/color] [/size] Eu cred că nu putem folosi rising_edge sau de distribuție de tip falling_edge a logicii combinaționale descript. În Pathmill, am găsit în cazul în care definesc numai nod ceas ca source_node, fișierul lib va ​​folosi pentru a negative_unate invter descript, în cazul în care îl definesc ca referință ceas, va folosi pentru a xxx_edge invertor descript. Dar cum la un descript invertit nu ar trebui să depindă de nodul de intrare definesc, așa că eu sunt atât de confuz.

 

[maxsnail]

pt comanda mai au, mult dc nu pot face, PT și DC folosi același motor analizor de sincronizare

 

[firendchn]

În primul rând, aveți nevoie de constrângere verificați corect sau nu. Apoi, rulați din nou STA, în cazul în care încălcarea nu poate fi eliminat în continuare, trebuie să vă verificați design-ul.

 

[haosg]

Cred că fac mai mult efort în aprilie poate rezolva cele mai multe încălcări în STA, puteți crește configurare / check deține marja de distribuție în Astro. dacă constrângere au eroare, veți găsi, de asemenea, în etapa a DAE și fixați-l.

 

[JasonMa]

Cred că PT este mai eficient și mai rapid decât cele mai multe încălcări DC și în post STA poate fi stabilită de către P & R instrument.

 

[gaonkc]

în cazul în care pre-aspect STA încălcarea regulilor de, poate poate fi stabilită în timpul P & R, în cazul în care post-layout-STA încălcarea regulilor de, trebuie să analiză pentru a remedia problema.

 

[visualart]

în opinia mea, ar trebui executați P & G cu informații întârziere din nou.

 

[tigerliu]

Bună, În primul rând, motorul de conducere de DC și PT nu este același și calendarul PC-ul motorului de analiză este mult mai puternic, althogh aplicarea principiului în interiorul acestor două instrumente pot fi aceleași. În adânc sub-micro de design, cum ar fi procesul de 0.13, DC nu este cea mai buna alegere Trebuie să utilizați Compiler fizice., Dar încă mai pot utiliza pentru a face STA PT. PT este instrumentul signoff, l vrei sa tapeout cip, aveți să-l folosească. În al doilea rând, dacă ai încălcarea regulilor de la PT. Mai întâi de toate, verificați constrânge pentru a vedea dacă aveți constrângeri corecte (mai ales sa întâmplat). Apoi, s-ar putea schimba P & R, dacă jocului nu este prea mult (

 

[michealwolf]

Cum pot reoptimization de design în DC? 1. Dacă utilizarea reoptimization-proiectare comanda, este PDEF (poarta informațiilor privind localizarea) necesare? pot face fără PDEF? 2. După reoptimzation, avem un nou netlist. Poate Astro ia acest netlist pentru a face un flux ECO bazat pe rezultatul vechi? Dacă există o modificare cantitate mare, poate Astro nu se poate descurca? 3. sau Astro ia netlist noua de a face P & R de la început. Dacă este așa, netlist este optimizat bazează pe vechile Back-adnotate de date. Este faptul că este utill cu o nouă Astro rulează? 4. Pot utiliza DC pentru a genera o nouă netlist cu constrângere completa, în astfel de situație. Multumesc mult.