Banca a 2a pentru IIRs conectate secvenţial pe FPGA

[Unomano]

Sunt un newbie cu FPGA şi caută de ajutor în proiectul meu.
Am un semnal care este un număr de impulsuri de 100 kHz prelevate de la sine
1 MHz.Problema este că acesta este shadowed într-un număr (de până la 10) din
interferenţă continuă val semnale la frecvenţe în banda de 50-200 kHz,
şi vreau să le suprima.Am hotărât să folosească o banca a 2a pentru IIR
crestătură filtre conectate secvenţial.Filtrele considerate a fi
adaptive, pentru că frecvenţele de interferenţă semnale nu sunt cunoscute.
Am decis să construiască acest proiect pe TMS320F2812 DSP şi spartan 2 FPGA
conectat la DSP prin interfaţă de memorie.Am probleme cu
alegerea IIR filtru structura, aritmetică distribuţie algoritm,
şi nu ştiu ce mi se potriveşte mai bine de domeniu sarcină (VHDL, Verilog sau
schematic).Ar putea, te rog, să-mi sugereze unele consideraţii cu privire la
problemă.

 

[news]

HUAWEI Ascend P7 został oficjalnie zaprezentowany w Polsce. Chińska firma ma poważne plany w stosunku do naszego kraju.

Read more...

 

[FrankCh]

Verilog este cel mai bun din cauza curbă de învăţare mai simple.
În plus, există de mai mult ajutor în Verilog decât VHDL.

Plus, cu IIR ai avut mai bine stai în DSP procesor deoarece în FPGA, bit-latime este
IIR fix şi este o cale de a se revărsa.