Zero anticipator

[Galos]

Hi, poate cineva să mă ajute cu codul Verilog de anticipator la zero conduce. Sale de lucru se pare un pic cam complicat! Orice fel de ajutor va fi apreciat ... Multumesc

 

[j_andr]

Buna, poate cineva să mă ajute cu codul Verilog de anticipator la zero conduce. Sale de lucru se pare un pic cam complicat!

google? nu sunt sigur daca mai jos este ceea ce ai nevoie, dar e complicat ... și destul de rapid, în general - o '1 'la poziția de "i" în vectorul de intrare Seturile de '1' la poziția de "i" în vectorul de ieșire și resetează toate biți de ieșire de mai jos, "i"; [sintaxa = verilog] Modul leading_zero (de intrare [BIT_W-1: 0] d_in, ieșire reg [BIT_W-1: 0] d_out, ieșire reg [NR_W-1: 0] nr_of_zero, ieșire reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] CRJ, genvar i; genera pentru (i = 0; i