wrap mintea dvs. în jurul acestui .. o

[jelydonut]

I sînt trying la spre a face o margine asincron detecta care stabileşte un reg până negedge unui semnal de diferite curăţă că reg.Nr ceas.Am lucrat la el timp de 8 ore acum ..cele mai bune Ive 'gotten este de a detecta o margine, dar o margine două ucide anulează reciproc în cazul în care reg de detectare nu este clarificată prima ..Are cineva vreo idee?Perferably în Verilog ..

jelydonut

 

[mayyan]

Hope this ajutor (prin modul în care, în Verilog x-> 1 sau x-> 0 este un avantaj).

Modulul de EX1 (în, reset_b, dintr-);
de intrare în, reset_b;
output out;
reg out;
întotdeauna @ (sau reset_b negedge)
if (! reset_b) dintr-<= 1'b0;
else out <= ~ out;

endmodule

module testbench ; reg IN1, RESET;
OUT Wire;
iniţial
monitorizeze $ ($ timp, "Out =% b, IN1 =% b, RESET =% b", OUT, IN1, RESET);
iniţial
începe

RESET = 1'b0; / / reset, valoarea iniţială
# 10 IN1 = 1'b0; RESET = 1'b1;
# 10 IN1 = 1'b1;
# 5 RESET = 1'b1;
# 10 RESET = 1'b0; IN1 = 1'b0;
# 10 RESET = 1'b1; IN1 = 1'b1;

final

EX1 ex11 (IN1, RESET, OUT);

endmodule

 

[jelydonut]

Multumesc, dar că nu va funcţiona ..atleast nu ca am formulat it ..

acesta ar putea fi făcut spune ..pe negedge de citit pentru a stoca temporar starea actuală într-o .. reg, apoi face un ^ într-o atribui pentru a detecta schimbarea.Cu o declaraţie mereu pentru a seta bit ..dar apoi problema a veni sus ..Ce se întâmplă dacă delta se produce în timpul magazinul de stadiul actual pentru compairson în aloca?Ai putea dor de faptul că Delta toate împreună ..astfel încât, atunci aţi putea spune ..OK ..Bolnav 'magazin-l la un reg diferite pe posedge şi încercaţi să utilizaţi că, în calitate de compairson pentru a negedge pentru a verifica dacă o tranziţie sa întâmplat în timpul Citeste mai mult ..următorul lucru pe care ştii că nu avea de lucru cod ..sau un cod care lucreaza, dar nu va sintetiza ..În cazul în care i-ar putea garrentee că ceasul ar fi o frecvenţă minimă întotdeauna apoi atunci i-ar putea sincroniza doar de intrare la ceas şi toate s-ar fi fix ..

jelydonut

 

[Al Farouk]

Pls post your trial code to avoid go in the same way you had done.

Am hamei este în VHDL pentru a ajuta la