Verilog-XL eroare de simulare

[lahaha]

Când am încercat să simula o Invertor cu Verilog-XL, am primit un două erori
(1)
Modul sau primitiv (nmos3) nu este definit "ihnl/cds0/netlist", 19: nmos3 MN0 (. D (Out),. G (in),. S (cds_globals.gnd-));
(2)
este similar cu (1), dar este pmos3

I sînt folosire gpdk pentru această simulare.Este problema setare?
Vă rugăm să ajute!

 

[yaxazaa]

te-ai include fişierul primitiv?

 

[lahaha]

Cum să includă o?
Vă rugăm să ajute!

 

[joe2moon]

Verilog-XL este o poarta (celule) simulator de nivel, nu pentru tranzistor-simulare nivel.

Dacă doriţi să simuleze Invertor în SPICE, atunci puteţi
-1) Schimbare nmos3 la "NMOS", şi pmos3 la "pmos",
(NMOS şi pmos este Verilog pre-definite model.)

-2) Definiţi nmos3 dvs. şi pmos3 modelare, ex: primitiv

your_mux primitivă (Y, A, B, S);
Y de ieşire;
de intrare A, B, S;
masă

/ / ABS: Da
/ /
1?0: 1;
0?0: 0;
!1 1: 1;
!0 1: 0;
0 0 x: 0;
1 1 x: 1;
endtable
your_mux endprimitive / /