W
WLS
Guest
Salut baieti.Cum a face u a face adaptare la testbench (RTL) pentru a verifica dacă netlist Verilog (de la DC sau FPGA) care backannotate cu sdf este corectă, cu simularea RTL?
După ce sinteza u cu DC / FPGA ca XILINX.Tu cu întârziere au poarta (sdf).Cum se face ajustarea corespunzătoare a testbench pur RTL pentru întârziere.
Are orice unul have exemplu simplu, cu explicaţia / doc pentru a regla / modifica şi verifica faptul că atât RTL şi simularea poarta este corectă.
În cazul în care au RTL cu testbench şi o sinteză a netlist RTL cu modifica testbench exemplu, ar fi grozav.Plus explicaţie putin.
Thx.
După ce sinteza u cu DC / FPGA ca XILINX.Tu cu întârziere au poarta (sdf).Cum se face ajustarea corespunzătoare a testbench pur RTL pentru întârziere.
Are orice unul have exemplu simplu, cu explicaţia / doc pentru a regla / modifica şi verifica faptul că atât RTL şi simularea poarta este corectă.
În cazul în care au RTL cu testbench şi o sinteză a netlist RTL cu modifica testbench exemplu, ar fi grozav.Plus explicaţie putin.
Thx.