Verilog ierarhie modul cauzează probleme

[ktsangop]

Hi there!
Am o întrebare în ceea ce priveşte Verilog.

Eu am un registru foarte simpla deplasare cum ar fi cod de genul:
Cod:

eleos_sub modul (NOCclk, in2, full3);

de intrare NOCclk, in2;

de ieşire full3;

reg [7:0] MEM = 8'b0;

full3reg reg;

atribui full3 = full3reg;întotdeauna @ posedge NOCclk ()

începe

în cazul în care (MEM [7]! = 1'b1)

începe

mem = mem <<1;

mem [0] = in2;

final

else if (MEM [7] == 1'b1) full3reg = 1'b1;

finalendmodule

 

[KiB]

Adauga resetat la Flops dvs.