[Verilog] cum pot include fişierul diferite într-un modul acelaşi

[blacksmith_vlsi]

Bună tuturor,

aici sunt unele cod simplificat de întrebarea mea:
/////////
Modulul de test ();
...
`includ" xxx.v "
...
endmodule

Top Module ();
...
t0 test ();
de testare T1 ();
de testare T2 ();
...
endmodule
/////////

ceea ce vreau să întreb este că ne putem include fişierele diferite în t0 instant, T1, T2?
Dacă da, cum ar trebui să ne-am stabilit aceste nume de fişier ca parametru de a defini?

Thanks in advance ~!

 

[nand_gates]

Folosind Pure Verilog tu cant face acest lucru, deoarece Verilog pură are foarte săraci
capacitatea de preprocesare.Puteţi căuta net pentru Verilog preprocessors în cazul în care
pe care doriţi să faceţi acest lucru!Sau aveţi nevoie pentru a utiliza limbajul macro M4 pentru a face acest lucru!
Aceasta va adăuga încă un pas spre ur adică fluxul de generare de cod Verilog!
Hope this ajutor!

 

[raju3295]

Salut
a putea u a explica pe scurt ABT aceste limbajul macro M4 ... iam audiere într-adevăr acest lucru pentru prima dată

 

[aji_vlsi]

Într-un modul Verilog trebuie să fie unic definite.Ce exact diferă în întreaga t0 dvs., T1, T2?Poţi să elaboreze?

O abordare practică este de a folosi parametrii de interior modul de testare şi suprascrie-le pentru instanes diferite.

Cod:Modulul de test ();

P1 parametru = 4;

iniţiale $ display ( "Param este% d", P1);

endmoduleTop Module;

test t0; / / param este 4

Test # (10) T1; / / param este de 10 de

Test # (100) T2; / / param este de 100

endmodule