Unitate suplimentară după sinteza

[sheikh]

Buna ziua Dears am scris un cod VHDL și apoi sinteza-l. Rezultatul sintezei conține o unitate care nu este în calea mea de date. (În fig anexat, între ADD / SUB și un registru care conectat la acesta). acesta este un FD (un pic D_ff 32), Puteți să-mi spuneți vă rog, de ce ISE produce acest aparat după sinteza? si cum pot schimba codul de mai jos, care, ADD / SUB conecta la REG_4 direct? Ceea ce privește Mostafa [COD] mux4: mux_2x1_32bit portul hartă (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); proces (CLK) începe în cazul în care (CLK = '1 'și clk'event), apoi, dacă add_sub_0 = '0', atunci out_Add_sub_1_sig CLK, Rout => C4_sig); [/code]

 

[ads_ee]

Sheikh, out_Add_sub_1_sig este un registru, pe care ai urmat de o instanta REG32_bit. Sytnthesis producă exact ceea ce codificate. Eu nu văd o problemă. Dacă nu doriți suplimentar înregistrare scoateți instanță Reg_4 și de a efectua cesiunea C4_sig