T
ttspice
Guest
Un frumos articol de la S * lveNet:
###############################################
# Acesta este un exemplu de DC Tcl script care poate fi folosit într-o de sus în jos sau
# de jos în sus a fluxurilor de pe un bloc / modul de nivel de sinteză.Acest script mai
# nu întotdeauna obţine cele mai bune QOR posibil ca unele dintre variabile
# uzanţele sunt destul de design specifice.
#
# Acest script ar trebui să vă dea o bună calitate out-of-the-box pentru QOR
# agresiv calendarul / zona cerinţele.Vă rugăm să modificaţi / actualizare a
# script-ul
dvs. pentru a se potrivi cu mediul de instalare şi proiectare obiective.
###############################################set rula tim_area_qor
set TOP_DESIGN my_design
# vă rugăm să completaţi în caz de căutare şi calea lib / RTL de utilizare
set MY_SOURCE path_to_source
set search_path [concat [lista [format "% s% s" $ MY_SOURCE]] $ search_path]
set CELL_LIB_DIR path_to_lib
set RAM_LIB_DIR path_to_RAM
set search_path [concat [lista CELL_LIB_DIR $ $ RAM_LIB_DIR] $ search_path]
set target_library [lista my_tech_lib.db]
set link_library [lista my_link_lib.db]
set synthetic_library [lista dw_foundation.sldb]
set link_path [concat [concat [concat [lista * standard.sldb] $ target_library] $ link_library] $ synthetic_library]
# citeste design
read_verilog *. v
current_design $ TOP_DESIGN
link
# sursa sus (bloc / modul) nivelul constrângerilor (ceasuri, intrare / ieşire întârziere etc)
sursă-echo-verbose .. / top.cons
sursă-echo-verbose .. / false_paths.cons
set_wire_load_model-name "realistic_WLM"-bibliotecă "my_tech_lib"
set_wire_load_mode "de sus"
# compila flux
current_design $ TOP_DESIGN
# Vă rugăm să refere la paginile de manual pentru detalii cu privire la comanda de utilizare
# vă pot varia în funcţie de nivelul efortului de design vă obiectivele şi rezultatele analizei
set dw_prefer_mc_inside adevărat
set hlo_resource_allocation area_only
set hlo_resource_implementation area_only
set compile_seqmap_synchronous_extraction adevărat
set compile_sequential_area_recovery adevărat
set compile_new_boolean_structure adevărat
set_structure adevărat boolean-adevărat-boolean_effort de înaltă calendarul false
# Activaţi Design Compilator Ultra optimizărilor
set_ultra_optimization adevărat
set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns
uniquify
compila-map_effort Med-area_effort mare
report_timing
report_area
compila-incr-map_effort mare
report_timing
report_area
ungroup-toate-pleoşti
compila-incr-map_effort mare
report_timing
report_area
scrie-H-O $ run.dc.db
ieşire
###############################################
# Acesta este un exemplu de DC Tcl script care poate fi folosit într-o de sus în jos sau
# de jos în sus a fluxurilor de pe un bloc / modul de nivel de sinteză.Acest script mai
# nu întotdeauna obţine cele mai bune QOR posibil ca unele dintre variabile
# uzanţele sunt destul de design specifice.
#
# Acest script ar trebui să vă dea o bună calitate out-of-the-box pentru QOR
# agresiv calendarul / zona cerinţele.Vă rugăm să modificaţi / actualizare a
# script-ul
dvs. pentru a se potrivi cu mediul de instalare şi proiectare obiective.
###############################################set rula tim_area_qor
set TOP_DESIGN my_design
# vă rugăm să completaţi în caz de căutare şi calea lib / RTL de utilizare
set MY_SOURCE path_to_source
set search_path [concat [lista [format "% s% s" $ MY_SOURCE]] $ search_path]
set CELL_LIB_DIR path_to_lib
set RAM_LIB_DIR path_to_RAM
set search_path [concat [lista CELL_LIB_DIR $ $ RAM_LIB_DIR] $ search_path]
set target_library [lista my_tech_lib.db]
set link_library [lista my_link_lib.db]
set synthetic_library [lista dw_foundation.sldb]
set link_path [concat [concat [concat [lista * standard.sldb] $ target_library] $ link_library] $ synthetic_library]
# citeste design
read_verilog *. v
current_design $ TOP_DESIGN
link
# sursa sus (bloc / modul) nivelul constrângerilor (ceasuri, intrare / ieşire întârziere etc)
sursă-echo-verbose .. / top.cons
sursă-echo-verbose .. / false_paths.cons
set_wire_load_model-name "realistic_WLM"-bibliotecă "my_tech_lib"
set_wire_load_mode "de sus"
# compila flux
current_design $ TOP_DESIGN
# Vă rugăm să refere la paginile de manual pentru detalii cu privire la comanda de utilizare
# vă pot varia în funcţie de nivelul efortului de design vă obiectivele şi rezultatele analizei
set dw_prefer_mc_inside adevărat
set hlo_resource_allocation area_only
set hlo_resource_implementation area_only
set compile_seqmap_synchronous_extraction adevărat
set compile_sequential_area_recovery adevărat
set compile_new_boolean_structure adevărat
set_structure adevărat boolean-adevărat-boolean_effort de înaltă calendarul false
# Activaţi Design Compilator Ultra optimizărilor
set_ultra_optimization adevărat
set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns
uniquify
compila-map_effort Med-area_effort mare
report_timing
report_area
compila-incr-map_effort mare
report_timing
report_area
ungroup-toate-pleoşti
compila-incr-map_effort mare
report_timing
report_area
scrie-H-O $ run.dc.db
ieşire