Tranzistor şi raporturi de curent

A

aryajur

Guest
Dacă avem 2 MOS cu exact aceleaşi VDS şi VGS, Lungimi aceeaşi, dar Latimi în raportul spun 25:1.De ce nu ar trebui să fie în curentilor raportul 25:1?Vă întreb acest lucru deoarece simulari nu arată raportul actual care urmează să fie 25:1.

 
Lungimea canalului este foarte scurt, în ceea ce priveşte în lăţime.Este posibil să fie canalul lungime efect de modulare.Sau Vt pot fi legate pe W / raportul L.
Pentru tranzistori MOS, valorile theoritical poate varia în funcţie de alţi parametri fizici.

 
BigBoss a scris:

Lungimea canalului este foarte scurt, în ceea ce priveşte în lăţime.
Este posibil să fie canalul lungime efect de modulare.
 
Lăţimea efectivă de canal este diferit de a lăţimea trase canal.Dacă doriţi un raport de 25:1, ar trebui să celule 25 unităţi / o unitate de celulă.În schematic, puteţi seta m "" parametru de la 25.

 
Acest lucru este adevărat, dar apoi raportul ar trebui să fie atleast aproape de 25, mai degrabă decât pentru 40 de tir sau cam asa ceva.De asemenea, howmuch a acestor efecte nu-model de captare BSIM?

 
Nu tu a verifica a Va?, Pragul va fi efectuată prin raport de aspect.

 
Cred că motivul cel mai probabil este de canal de modulare lungime.Cascade oglindă curent poate îmbunătăţi meci de curent.

 
aryajur tocmai ne-a spus el a controlat cu cele două tranzistoare cu aceeaşi
Vds.Deci, canal de modulare lungime care nu ar trebui să fie problema.

 
în primul rând, verificaţi dacă VGB sunt aceleaşi şi alte lucruri pe care le-au ignorat
al doilea rând, BSIM3 offen este utilizat pentru sub-adâncă MOS micro.DW / dl (diferenţa dintre lăţimea eficiente / lungimea şi lăţimea de desen / lungime) este, eventual, comparabilă cu cea mai scurtă lungime.Aveţi posibilitatea să utilizaţi două MOS cu lăţime mai mare (încă în raportul de 25:1), precum şi a verifica dacă raportul actual este mai aproape de 25:1.

 
În primul rând, dacă utilizaţi lăţimea foarte mici (aproape de dimensiunea minimă acceptată), DW va face diferenta greate.
În al doilea rând, dacă utilizaţi binning model, modelul în sine nu poate fi contineous.Tranzistor cu 25x lăţime şi că, cu 1x latime se poate încadra în două Lari de diferite.

 
poate utiliza un model de UTT, MOS dimensiunea pe care aţi folosit poate situat în bloc diferite

 
Modelul are doar 1 bloc.Un proces sa 0.5um si latimi au fost 4um şi 25x4um, adevărat că raportul nu face mai bine pe creşterea lăţimile, dar este încă cum ar fi 30 sau mai mare.

 
Verificaţi pentru a vă asigura dacă ambele tranzistori sunt în saturaţie ... a putea u post schematic aici?
Am încercat, în HV 0.25u că arată ABT minore variaţie 2uA pentru 400u-450uA curent.a verifica circuitul ... probly sarcina poate fi foarte redusă

cu respect

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Zâmbi" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top