testpin <= ceas; nu de lucru

[Buenos]

salut

Mi-ar aştepta la un toggling semnal cu privire la testul de aderenţă de ieşire:
testpin <= ceas; (VHDL)
dar aceasta este logica constant ridicat, în cazul în care ceas de intrare la FPGA este provenite dintr-o Oscilator, am măsurat şi OK / toggling.

 

[FvM]

Depinde de spus în cazul în care este plasat în linia de entitate.În cazul în care cesiunea este necondiţionată, ai dreptate.

 

[Buenos]

este în mijlocul de logica, in între începe de arhitectură şi de sfârşit.

de ce nu da ceasul la ieşire?Adaugă după 7 minute:Oh, şi nu este într-un proces.este o problemă?
anterior cu Xilinx Mereu am făcut asta, acum cu Actel poate fi diferit?

 

[shanmugaveld]

în cazul în care este in interiorul ceasului sensibilitate proces şi cu privire la schimbările pozitive ceas marginea de o / p vor fi întotdeauna de mare ..

 

[Buenos]

aţi putea fi mai detaliate?de ce va fi întotdeauna de mare?

Am încercat, fără nici o procese şi,
de asemenea, în cadrul unui proces de sensibile la ceas.Adăugat după 1 oră 6 minute:dacă i verifica EDN fişier, se pare că aceasta nu a atribui o IO tampon pentru aceste insigne.de ce?

pentru un alt semnal:
(port fpga_test2 (direcţie de iesire))
...
exemplu fpga_test2_pad (viewRef Prim (cellRef OUTBUF (libraryRef PA3)))

pentru acest semnal:
(port fpga_test10 (direcţie INPUT))
i-am condus-o cu un ceas, aceasta nu ar trebui să fie o intrare.

 

[Buenos]

shanmugaveld a scris:
"în cazul în care este in interiorul ceasului sensibilitate proces şi cu privire la schimbările pozitive ceas marginea de o / p vor fi întotdeauna de mare .."

De ce este atât de evident??De ce este aşa de mare?Vă rugăm să ne oferiţi o explicaţie prea.

 

[vvanders]

Mi-ar ghici că
e doar pentru că timp de iesire este actualizat este atunci cand ceasul este mare (în creştere marginea).

 

[Buenos]

vrei să spui pontaj de iesire semnal de ceas cu ea însăşi?
Aceasta nu este că am făcut-o.

pentru al face mai interesant, am făcut câteva modificări:
2 semnale de intrare de ceas (2 aflate la bord, oscilatoare: 66mhz, 32khz) sunt rutate la testpin rezultate fără nici procese.clk1 (66mhz) este de pontaj onchip flipflops, de asemenea, clk2 nu este utilizat pe-chip.clk2 poate fi măsurată pe testpin, în timp ce clk1 ieşire stucked mare.
deci uneori trasee semnale de la rezultate, uneori, nu ?????mi-e chip rupt?actel proasic3.