TESTCASES ÎN VERILOG

[satishkumar]

Salut,IM PLANNIG Pentru a afla TESTCASES ÎN VERILOG.SO ANYBOBY având DOCUMENT plz TRIMITE pentru mine.

KSVLSI (at) GMAIL.COM

SE URGENT IT este extrem de folositoare pentru mine dacă cineva trimise la mine

 

[kel8157]

Aceasta este prea generală.
Este posibil să aveţi nevoie să citiţi până la Verilog limba întâi.

 

[shiv_emf]

învăţare testcases!u nevoie NT.
u avea să scrie după găsirea testcase / analiza de design.

thr va unele obiective de test.u hav, prin urmare, de a testa aceasta ...

Cred că a vrut u, pentru a afla testbenches mai degrabă testcases
Shiv

 

[kuseraj]

u afla primul test de bănci, în funcţie de design ur u scrie colţul cazuri de test

 

[satishkumar]

im puternic în verilog şi scris testbenches.

Stiu ca scopul testcase şi, de asemenea, posibilitatea de a scrie

deci plz ajuti cu privire la documente, pentru a afla în mare testcases

 

[WzWzWz]

Cred că testcase este reală depinde de aplicare, ar trebui să scrie şi să înveţe cu chip de caiet de sarcini.