Simulare agăţat ....

[vinun_7]

Întrebarea mea este legată de verificare.
În cazul în care ur rulează o simulare (la nivel de modul sau cip complete) şi u-au făcut deja sigur ca
- CLK / a nu putea suporta şi alte connectivities sunt în regulă
- Cip-a pornit în mod corespunzător
Dar de simulare se blochează.
- Ur simulare de timp nu se desfăşoară în Delta este numai de a continua.
Ce ar putea au mers prost?Ce poate fi lucrurile pe care le pot privi pentru depanare ...?

 

[avimit]

Una dintre cauzele posibile ale simulare Hang este un impas ceea ce se numeste semnal.Se întâmplă în cazul în care 2 procese sunt implicate, precum şi un semnal A_sig spune într-un proces spun process_A aşteaptă o schimbare într-un semnal, spun B_sig în procesul de alta, spun process_B, şi B_sig aşteaptă o schimbare în A_sig.
Dacă lucraţi în VHDL, apoi utilizate în mod necorespunzător situaţiile aşteptaţi sunt cauza cea mai frecventă a unui simualtion atârna.
hope it ajută,
KR,
Avi

 

[vinun_7]

Multumesc Avi ...

 

[santhosh007]

ar putea fi cu zero oscilaţie întârziere poarta
În cazul în care NCverilog sa ruleze cu această opţiune ncgateloopwarn ncaccess C. ..
în cazul în care atârnă ..întrerup simulare (Ctrl C), atunci
ncsim> drivere-activă
Aceasta vă spune conducătorii auto activ ..să adăugaţi # 1 pentru acea celulă.