set_multicycle_path

[openwindows]

Sunt un pic de confuzie set_multicycle_path cînd i sinteza designul meu de dc, care mă poate ajuta explica prin Verilog codul?mulþumiri foarte!

 

[Roli]

Sigur -:

=====================
always @ (posedge ceas sau negedge Reset_n)
în cazul în care! (Reset_n)
Activează <= 1'b0;
alt
Activează <=! Activează;always @ (posedge ceas sau negedge Reset_n)
în cazul în care! (Reset_n)
chix <= 1'b0;
else if (Enable)
chix <=! Flop;

====================
În cele de mai sus, modificările chix de stat în fiecare ciclu de ceas ALTE.
Deci, aţi putea stabili theorithically de chix că "" o multicycle cale de 2 ceasuri (relaxed. ..)