registru sau clanţă compara cu memorie?

[floatgrass]

Vreau sa stiu de ce oamenii folosesc memorie de design, mai degrabă decât în registru sau clanţă.
mai puţin spaţiu sau viteza?
mulţumesc

 

[armer]

Dacă memoria este mic, cum ar fi locul de muncă 4 FIFO, puteţi utiliza registrul de punere în aplicare a acesteia, dar în cazul în care este de mare de celule de memorie, ar trebui să folosim de memorie.
, pentru că este optimizat.
După cum ştim, memoria este optimizat, astfel încât adresa decoda este eficient.
ca vom folosi pentru a pune în aplicare multe registru de memorie.celula va avea mari zona.şi adresa decoda regim nu este eficient ca utilizarea de memorie.

 

[S0933263236]

compara zona (utilizeze, nr. de MOS FET):
1.sram de celule de memorie (1 bit) pentru embeded sram logica procesului
=> 6 MOS FETs
2.pentru UMC 0.5um GlobeCAD standcell bibliotecă:
RL_DFFRBP (D Flip-flop cu Asyn. / Resetare) => 30 MOS FETs
RL_DLHRBN (D clanţă active High Cu / Resetare) => 20 MOS FETs

PS: Dimensiunea MOS FET utilizate în standard
cu celule biblioteca este mai mare decât
celule de memorie-MOS FET de asemenea.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Foarte fericit" border="0" />

 

[floatgrass]

mulţumesc
Am înţeles cuvintele.
Deci, ce de utilizare este de memorie. db şi. v biblioteca?Ştiu. V este folosit pentru calendarul de simulare, dar de memorie. db biblioteca este utilizat pentru ce?
Vă rog să mă instruiască

 

[S0933263236]

1.. db fişier pentru Design Compilator => fişier binar format de celule bibliotecă sau
de design de baze de date.(Design compilator este un instrument digital-only)
2.. fişier v => mijloace Verilog fişier în mod normal, aceasta poate fi:
(1) verilog model de simulare
(2) synthsizable design fişier
(3) verilog netlist
3.Bloc de memorie poate fi generat de compilatorul de memorie sau memoria designeri, şi acesta ar trebui să aibă un model de simulare (Verilog sau VHDL) pentru a fi co-simulate cu alte bloc (Digital sau Mix).<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Foarte fericit" border="0" />

 

[floatgrass]

există o memorie în design meu, aşa că trebuie să izoleze modul de memorie de la alte modul în timpul sinteza?în cazul în care acesta este da şi nu systhesize de modul de memorie,, asa ca dc produce sdf fişier fără de memorie timing.how i se va face cu asta?Eu trebuie să-l utilizaţi simula memoria. v biblioteca?dar de memorie. db biblioteca de nici un folos.

 

[floatgrass]

există o memorie în design meu, aşa că trebuie să izoleze modul de memorie de la alte modul în timpul sinteza?în cazul în care acesta este da şi nu systhesize de modul de memorie,, asa ca dc produce sdf fişier fără de memorie timing.how i se va face cu asta?Eu trebuie să-l utilizaţi simula memoria. v biblioteca?dar de memorie. db biblioteca nu poate fi utilizat.Am puzzle.