registre periferice în HDL, mirare un stil de bună

[crouch]

Sunt proiectarea unei controllor port serial, aşa că vom menţine unele registre periferice.
Mă întreb cum să-şi exprime registrelor periferice în HDL.

În principal, controllor este împărţit în trei module: interfaţa CPU, receptor şi transmiţător
Registrele pot fi sortate în trei tipuri de modul în care sunt scrise.
1: scris numai de către CPU
2: scrise numai de către receptor / transmitator
3: în scris de către ambele CPU şi receptor / transmitator

pentru tipul 1, i a putea utiliza un verilog'reg "în interfaţa CPU modul de a realiza aceasta
şi a modului similare de tip 2
dar pentru tipul 3, cred ca am pentru a scrie un modul mic abitrator ca de mai jos (logica de a nu putea suporta este omis)

reg [7:0] register3;
reg_abit modul (
CLK de intrare,
input [7:0] data_cpu,
input [7:0] data_tran,
wr_cpu de intrare,
wr_tran de intrare,
)

always @ (posedge CLK)
în cazul în care (~ wr_cpu)
register3 <= data_cpu;
else if (~ wr_tran)
register3 <= data_tran;
alt
register3 <= register3;

endmodule

Nu stiu e un stil bun sau nu, te rog da-mi niste sfaturi, multumesc.
PS: Vreau să ştiu cât de CPU fişier registru este orgnised prea.