Referinţă problemă de simulare

H

hktk

Guest
Bună ziua, toată lumea.Am întâlnit o problemă de simulare de referinţă şi figura următoare este şi simularea rezultatelor schematice.Când am pus circuitul de referinţă în simulare cip întregi, cu modelul de unire, producţia de referinţă are o unda mare cu frecvenţă de comutare.Când m-am simula doar blocul de referinţă, caracteristicile bucla sunt destul de bune.Poate u guys da câteva sfaturi despre asta?Speranţă pentru ur răspuns.

Schema de referinţă, fără a start-up circuit<img src="http://images.elektroda.net/90_1168955798.JPG" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>câştig bucla locală şi de rezultatele fazei de simulare<img src="http://images.elektroda.net/24_1168955841.JPG" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>Rezultate de simulare în chip întregi cu modelul de unire<img src="http://images.elektroda.net/4_1168955909.JPG" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>
 
Nu este de 2 amplificator etapă în buclă închisă de BGR.În primul rând este un amplificator cascode ca pol de ieşire este pol dominant.În al doilea rând este un MP12 cu şi capacitiv sarcină rezistivă.
Datorită u C3 obţine bucla stabil pentru BGR numai, atunci când u conecta capacitate de încărcare addititional la putere ebgr-lea, al doilea pol ull scădere şi au bucla nonstable.Mai mult decât atât duce C3 la psrr săraci.

Posibilă soluţie:
1) Creşterea valorii C3 pentru a obţine bucla stabil pentru sarcină capacitivă maximă.Dar această soluţie nu este bun, deoarece u încetini răspuns tranzitorie a circuitului ur şi de a obţine pssr săraci.
2) Scoateţi C3 şi face compencation Miller a frecvenţei de la exodul de MP12."Cascode Miller de compensare" este cea mai buna alegere pentru u.Verificaţi stabilitate la sarcină maximă capacitive.
Ceea ce priveşte
Last edited by DenisMark pe 17 ianuarie 2007 9:01, modificat de 2 ori în total

 
hi, DenisMark
Am încercat metoda le-aţi menţionat mai sus, dar rezultatul de simulare este acelaşi ca figura postate.Condensator de încărcare a VREF BGR de ieşire este foarte mic, deci cred că poate fi neglijată.

 
hktk a scris:

hi, DenisMark

Am încercat metoda le-aţi menţionat mai sus, dar rezultatul de simulare este acelaşi ca figura postate.
Condensator de încărcare a producţiei VREF BGR este foarte mic, deci cred că poate fi neglijată.
 
de referinţă este foarte bună înainte de a adăuga model de unire.cipul este un convertor boost.puterea la sol şi sol semnal utilizarea pad acelaşi VSSA.Lipirea CKT conecteaza VSSA si GND împreună.

 
Ok.Boost DC-DC

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Zâmbet" border="0" />Se pare ca foarte mare zgomot pe şine putere şi psrr săraci de circuit BGR.
Meu recomendation:
1) Folosirea "compensare Miller cascode", scoateţi C3.C3, în ur schematică este un motiv de psrr săraci.
2) Verificaţi psrr de BGR.
3) Verificaţi stabilitatea circuitului BGR noi.Încercaţi şi analiza tranzitorie, pentru a face această sursă insera puls de tensiune în serie cu pozitive sau negative PIN de amperi cascode.
4) Verificaţi valoarea de zgomot pe şine de putere (cu ckt pad-lipire).În cazul în care mai mult de exemplu, 200mV decât problema de proiectare ur.stimularea dcdc Ur nu este bun, deoarece circuitul ur face un curent crampoane rapidă, deşi şine cupply.Astfel, u nevoie de a găsi o sursă de problema în cauză şi ao rezolva (încetini unele tranzitorii, make-suprapunerea de control nu, de break-înainte de-a face tehnica ,...).Sau de a folosi ace addititional.
5) Este mai bine să utilizaţi NMOS izolate din substrat în blocuri analogică a dcdc ur.Această scădere substrat de cuplare.

 
Split pad de mare putere şi puterea analogice pad bloc.

 
aici este simulare rezultatul nostru, linia roşie este nodul VREF1 şi un galben este VSSA nod cu bonding.nu rola de linia roşie din cauza a câştiga buclă mică sau o marjă de fază?<img src="http://images.elektroda.net/56_1169113860.jpg" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>
 
VSSA nu este la fel de interesant ca VDDA.Ce este VDDA?
Care este valoarea VDD pentru proiectare ur?
A face u încerca sfaturi de la postul meu anterior?
Furnizeze mai multe informaţii cum u poate?

 
C3 ca un capac de cuplare AC, tranziţia inel de pwer de L este trecut la poarta de M12, apoi actual al M12 este, de asemenea, apel ==> vref1 inel, de asemenea.

 
hi, DenisMark.VDDA are o unda de 30mv, şi, dacă este fără lipire, noutput de BGR OK.so cred că este rău tranzitorie din cauza VSSA cu bonding.motivul cel mai probabil este stabilitatea bucla.unde şi cum să te desparţi bucla?cum pentru a estima efectul de sarcină?

 
Nu cred că este un motiv propable stabilitatea bucla.Dar am să indice cann't bacause motivul pentru care am nu au suficiente informaţii de la athor.
Se pare ca pssr capacitatea slabă a ckt BGR, sau nu corectă elemente Polarizarea în ckt BGR, sau unele tranzitorii delive la BGR de ieşire (sarcină nonsituable).În ultimul caz, este mai bine să utilizaţi tampon (AMP cu inity câştig) între ckt BGR şi restul dcdc.
Mi se pare că ultimul caz este cel mai propable.
wanily1983 dacă u sunt interesaţi, u pot sparge bucla la intrarea pozitivă a cascode.
inp ----(~ )---*---^^^ 1H Vac ---
.................................|
................................ 1F
.................................|
................................. VSSA
În astfel de maner se obţine soluţia de curent continuu şi circuit de pauza pe AC (sau Verilog inseraţi-un element în pauza punct).

 
mulþumesc u, DenisMark, voi încerca u metoda menţionate.Adăugat după 4 ore 47 minute:hi, DenisMark.Cred că punctul de rupere propriu-zis este nodul de ieşire din OPAMP sau nodul de intrare pozitive ale OPAMP, dar metoda pauza anterior este greu de estimat efectul de sarcină.câştigul dc metodei doi trebuie să fie aceleaşi.dar atunci când simulează, metoda anterioară are un câştig bucla 60dB, dar ultima nu numai că a 10dB.why au câştig bucla diferite?

 
Cum se masoara stabilitatea OTA în ckt BGR este o chestiune mult dezbătută.
Uita-te pentru a posta pe aryajur
http://www.edaboard.com/viewtopic.php?t=143385&highlight=open loop gain bandgap
Cred că metoda menţionate de mine este corect deoarece capacitate de intrare de OTA este mai mică decât producţia.Deci, vom introduce greşeli minore în buclă închisă estimare câştig.
Aş pierde un moment-cheie în post anterior.În încerca addititional pentru a insera pauza de doua la intrare negativ, dar fără a sourve tensiune de curent alternativ.
Am folosiţi de obicei Verilog-un bloc pentru bucla de curent alternativ se spargă în timpul simulării.Soluţia anterioară mai simplu pentru realizare.

 
hktk a scris:

aici este rezultatul nostru simulare, linia roşie este nodul VREF1 şi un galben este VSSA nod cu bonding.
nu rola de linia roşie din cauza a câştiga buclă mică sau o marjă de fază?

[Img h] ** p: / / [images.elektroda.net/56_1169113860.jpg / img]
 
aseara am verificat cu atenţie rezultatele de simulare şi a constatat că părea BGR oscilates la înaltă frecvenţă foarte despre 500Mhz, ca cum ar fi cifra postat de hktk.este aproape aceeaşi dacă u elimina C3 condensator, cred că este din cauza C3 compensează circuitul de la frecvenţă joasă, circuitul nu este stabil la înaltă frecvenţă foarte datorită poli înaltă frecvenţă şi zerouri.cum să rezolve această problemă?orice dispozitiv este binevenit.Adăugat după 39 minute:DenisMark, de altfel, ceea ce este "Verilog-un bloc" le-aţi menţionat?

 
Mi se pare u este greşită.Ur 500MHz oscilaţie BGR ckt foarte lent pentru.
Pentru ajutor u am nevoie de mai multe informaţii despre ceea ce u've făcut şi ceea ce u've rezultatele obţinute.
În caz contrar, este inutil să ghici.
Dau exemplu u de ckt BGR ca a ta cu compensare morar cascode.Aceasta funcţionează bine.
("Verilog-un bloc") A se vedea http://www.edaboard.com/viewtopic.php?p=718044 # 718044
Eu fac circuitele de testare în acelaşi maner.
Ne pare rau, dar ai nevoie de autentificare pentru a vizualiza acest ataşament

 
Bună, DenisMark.Noi proiectam acest ref într-un circuit impuls.Producţia SMPS furniza alimentarea cu energie a CI de control.acum am posta rezultatele simulare a ref care am adăuga unele impuls la vssa să înlocuiască GND cu bonding.Rezultatele simulării sunt după cum urmează:

acest lucru este de ieşire ref, două intrări de PO, cu valuri vssa vdda constantă<img src="http://images.elektroda.net/29_1169636937.GIF" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>valurile detaliu al VREF şi două intrări de PO<img src="http://images.elektroda.net/9_1169637102.GIF" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>valurile detaliu al vssa cu o perturbare puls<img src="http://images.elektroda.net/61_1169637197.GIF" border="0" alt="Reference simulation problem" title="Referinţă simulare problema"/>de ce VREF rola jos cand vssa are tulburări de înaltă frecvenţă?atunci când vssa a impulsurilor de multe de genul asta (cu bonding model de sârmă), apoi de ieşire de ref este la fel de hktk postat.

 
Ne pare rau, dar am fost foarte ocupat recent.
Deci, acum suntem acum că cann't ckt BGR oscila la 500MHz.Pentru VREF ckt dcdc de ckt BGR este folosit relativ la potenţialul VSSA.Datorită ac cuplate condensator la putere ckt BGR dacă VSSA modificări absolută la sol relativ mare de VREF modificări trebuie, în acelaşi maner absolută la sol relativ prea.Relativ la VSSA VREF trebuie să pastreaza aproape constantă.
Sunt în dubiu cu unele momente:
1) vad ca u au tranzitorii mari pe calea ferată VSSA (~ 1V).nu este accaptable pentru referire clară.u ar trebui să VSSA separat la maximum de putere şi VSS VSS digitale.
2) Văd că tranzitoriu pe VREF nu copie pe VSSA tranzitorie.Se pare ca unele sarcina aplicată la BGR ckt de ieşire.BGR ckt tău nu îşi asumă unele sarcină rezistivă şi au trecut capacitate de încărcare (de exemplu, un comparator, un alt element de care se schimbă rapid).Verifica acest aspect.
3) Mi se pare că MPB10_15 transitors & MNB10_9 nu este utilă, deoarece lor de a face Regulamentul de încărcare mai rău de ckt BGR.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top