putem pune întârziere în RTL pentru folosirea FPGA?

[cafukarfoo]

Max Sir / Madam,

Putem pune valoarea de întârziere în RTL că vrem să pună în interiorul FPGA pentru testare?

Este sinteza FPGA mergi la onoruri această valoare întârziere?

Multumesc anticipat pentru ajutor.

always @ (posedge CLK)
val_d <= # 1 VA;

 

[aomeen]

Vrei să spui ca folosiţi "a º teptare pentru 100ns" şi apoi FPGA traduce-o în întârziere, în timp real!

Ei bine nu sunt sigur, dar am dought-o ...cafukarfoo a scris:

Max Sir / Madam,Putem pune valoarea de întârziere în RTL că vrem să pună în interiorul FPGA pentru testare?Este sinteza FPGA mergi la onoruri această valoare întârziere?Multumesc anticipat pentru ajutor.always @ (posedge CLK)

val_d <= # 1 VA;

 

[ring0]

Nu, nu, de construcţie întârzierea este synthesizeable.

 

[midovambir]

it is possible to add delay; but i don't recommend you ea nu are nici un efect, ea va afecta numai nu în simulare în punerea în aplicare hardware-ul

 

[m_kartik]

Declaraţii aşteptaţi nu sunt acceptate de instrument de sinteză.Cred că, depinde de instrument, acesta va raporta o eroare.