R
rakko
Guest
oricine are codul Verilog pentru un contor de impulsuri care contează un puls diferite sincrone la un alt ceas?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
E
echo47
Guest
Ce vrei sa numere - numărul de impulsuri, latime de impuls, pulsul perioadă?
Ce este faptul că ceasul alte faci?
Poate trage o diagramă calendarul de ce vrei să spui.
Ce este faptul că ceasul alte faci?
Poate trage o diagramă calendarul de ce vrei să spui.
R
rakko
Guest
Vreau să număr numărul de impulsuri.Ceas master este rulează la o frecvenţă de 25MHz fix.Impulsuri sunt mult mai lent, în ordinea de kHz şi nu au cicluri chiar datoria.acestea ar putea fi la fel de rapid ca un MHz câteva lent ca o kHz câteva.
N
Nandy
Guest
Attached file Verilog din contra puls.Adăugat după 2 minute:Retrimite în text simplu.
Contor modul (sclk, fclk, rstn, contor);
sclk de intrare, fclk, rstn;
contor de ieşire;
syn_sclk sârmă
/ / aveţi posibilitatea de căutare pe internet pentru a găsi "Synchronizer puls" logica
/ / Sau voi veni o mai târziu.
u_pc psync_cell (. d (sclk),. CLK (fclk),. rstn (rstn),. o (syn_sclk));
reg [15] counter;
întotdeauna @ (fclk posedge sau rstn negedge)
if (! rstn) counter <= 0;
else if (syn_sclk) counter <= contor 1;
endmoduleAdăugat după 2 ore 18 minute:Verificaţi aici pentru Synchronizer puls schematice.
http://www.nandigits.com/p85.htm
Nandy
www.nandigits.com
Netlist Debug / ECO în mod GUI. [/ Url]
Contor modul (sclk, fclk, rstn, contor);
sclk de intrare, fclk, rstn;
contor de ieşire;
syn_sclk sârmă
/ / aveţi posibilitatea de căutare pe internet pentru a găsi "Synchronizer puls" logica
/ / Sau voi veni o mai târziu.
u_pc psync_cell (. d (sclk),. CLK (fclk),. rstn (rstn),. o (syn_sclk));
reg [15] counter;
întotdeauna @ (fclk posedge sau rstn negedge)
if (! rstn) counter <= 0;
else if (syn_sclk) counter <= contor 1;
endmoduleAdăugat după 2 ore 18 minute:Verificaţi aici pentru Synchronizer puls schematice.
http://www.nandigits.com/p85.htm
Nandy
www.nandigits.com
Netlist Debug / ECO în mod GUI. [/ Url]