problemă cu două ceasuri de

[vahid_roostaie]

Salut!

Eu am la spre separate ceasuri asincrone în design.both meu dintre ei sunt porturi de intrare
, care au registrele proprii în design.I meu utilizate synchronizers approperiate şi alte tehnici necesare în limita ceas şi nu au nici o problema in design.

dar problema mea este definirea şi folosind comenzi de curent continuu pentru aceste două ceasuri.

cum îl pot utiliza următoarele comenzi pentru două ceasuri? am să repete fiecare dintre ele pentru fiecare dintre ceasul meu?

1-create_clock.
2-set_fix_hold.
3-set_propagated_clock.
4-set_input_delay şi set_output_delay.

cum pot insera ceas de suprimare a fasciculului în designul meu timp de două clocks.I separate utilizate set_clock_gating_style, dar această comandă nu este în legătură cu clock.is nu există nici un alt mod de a face acest lucru?

mulþumiri foarte mult

 

[leeenghan]

Vahid_roostaie Bună,

Veţi avea nevoie de două create_clock.

A nu se rezolva deţine în front-end, dacă nu faci 0.35um sau mai mare de tehnologie.Fix deţin în aspectul după copac ceasul este introdus.

Ai nevoie de set de intrare şi ieşire întârziere.În cazul în care un PIN poate fi determinată atât de ceasuri de atunci ai nevoie să specificate pentru fiecare ceas.

Cred că inserarea ceas de suprimare a fasciculului este independent de cât de multe ceas aveţi.

Cu respect,
Eng Han

 

[utmseng]

în cazul în care 2 ceasuri sunt asyn, de ce nu putem seta le calea de fals?

 

[archillios]

utmseng hi,
Cred că putem seta căile pentru fals în cazul în care 2 ceasuri sunt asyn, iar noi vom utiliza în mod corespunzător synchronizers între ele.

 

[sam31]

1-create_clock pentru fiecare ceas
2-set_fix_hold [all_clock]
3-set_propagated_clock (nu este nevoie în cazul în care nici un copac ceas)
4-set_input_delay şi set_output_delay pentru semnal sincronă în legătură cu un domeniu de ceas