Pot să folosesc acest stil în interiorul Verilog VHDL?

[omara007]

Salut baieti ..

Este permisiunea de a utiliza stilul Verilog de a reprezenta valori cum ar fi:x = 32'b0
în VHDL?

 

[Guru59]

Nu va trebui să utilizaţi ca
x = "0000000000000000000000000000000"Cred ca ............... corectaţi-mă dacă mă înşel

 

[omara007]

Guru59 a scris:Nu va trebui să utilizaţi ca

x = "0000000000000000000000000000000"Cred ca ............... corectaţi-mă dacă mă înşel

 

[khaila]

sigur nu.
dar, în VHDL aveţi dreptul să utilizaţi:

x <= (altele => '0 ');

Cred că mai deştept Verilog este că în timp ce nu este nevoie de a declire lenght / latime!

 

[aji_vlsi]

khaila a scris:

sigur nu.

dar, în VHDL aveţi dreptul să utilizaţi:x <= (altele => '0 ');Cred că mai deştept Verilog este că în timp ce nu este nevoie de a declire lenght / latime!

 

[omara007]

khaila a scris:

sigur nu.

dar, în VHDL aveţi dreptul să utilizaţi:x <= (altele => '0 ');Cred că mai deştept Verilog este că în timp ce nu este nevoie de a declire lenght / latime!