Pot DLL de a menţine un ciclu de 50% taxa în mod inerent?

[asic_ant]

Sau avem de a angaja modul suplimentar pentru a se asigura 50% ciclu de taxa?

 

[ericzhang]

Unele aritechiture delayline va face dutycycle
mai rău, obiceiul altele.Pentru cea din urmă care aveţi nevoie
de corectare a adăuga un ciclu.

Păstraţi-l în mintea ta că întârzierea de corector
ar trebui să fie întârziere intrinisc, care limita
frecvenţă întârziat de semnal.

 

[rfsystem]

În cazul în care elementele de întârziere sunt simetrice sau două circuite crosscoupled asimetrice, aveţi semnale complementare.Aceste taxe generează 50% într-o ringoscillator.

 

[pfd001]

simetrică nu pot asigura taxei de 50% din cauza nepotrivirii.

 

[rfsystem]

Max pdf001,

te tip inteligent.De asemenea, o divizare cu 2 circuite au nepotriviri care încalcă una pur de 50% taxa cerinţa de ciclu.

Sau nu aveţi o soluţie de inteligent pentru a obţine o mai bună decât unele 10ps precizie?

 

[zhangseong]

ericzhang a scris:

Unele aritechiture delayline va face dutycycle

mai rău, obiceiul altele.
Pentru cea din urmă care aveţi nevoie

de corectare a adăuga un ciclu.

 

[Blowfish]

DLL poate menţine 50% ciclu de taxă pe baza de circuit utilizate pentru proiectarea DLL.În caz contrar, avem nevoie pentru a adăuga o fază de amestecare circuit, care va produce un ciclu de 50% taxa ....

 

[slchen]

Aţi putea să-mi dai câteva referinţe despre faza de amestecare de circuit?

Multumesc mult.

 

[DZC]

Iată de hârtie.
Ne pare rau, dar ai nevoie de login pentru a vizualiza această ataşament