Poarta-Level Power Estimarea - Synopsys PLI Interface

[anwayy]

Oricine Synopsys utilizare
a PowerCompiler împreună cu VCS a analiza putere?
Noi trebuie să instalaţi şi să configuraţi PLI prima interfaţă.Două fişiere sunt necesare ---- vpower.tab şi libvpower.a, nu-i asa!
Am încercat să fac acest lucru sub Linux mediului, dar nu exista nici o libvpower.a fişier pentru Linux, ceea ce înseamnă că doar de fişier pentru HPux, Sun Solaris şi sistem de operare este acolo.Deci, cum pot face acest lucru?Cineva să-mi spui.Mulţumesc!

 

[roli]

Deşi sunt foarte, foarte târziu (4 ani ...), aceste Synopsys PLIs pot fi găsite în Synopsys ORICE DC distribuţie.

Da, acum nu
e disponibil!
De exemplu - în Synopsys DC 2004 Suite:

./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-aix64/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-aix64/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-amd64/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-amd64/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-hp32/libvpower.sl
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-hp32/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-hp64/libvpower.sl
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-hp64/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-linux/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-linux/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-linuxipf/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-linuxipf/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-rs6000/libvpower.so.mti
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-rs6000/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-rs6000/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-rs6000/libvpower.so.vxl
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-sparc64/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-sparc64/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-sparcOS5/libvpower.a
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/lib-sparcOS5/libvpower.so
./syn_vV-2004.06-SP2/auxx/syn/power/vpower/vcs/vcs.sample/vpower.tabPas-cu-pas metodologia de descriere
(se poate face cu DC & Simulator numai!)
============================

1.Cu DC (genera SAIF de la RTL, şi, de asemenea, o sintetizat DB):
set power_preserve_rtl_hier_names adevărat
analiza-format verilog (MyDesign.v)
elabora MyDesign
link
rtl2saif-ieşire MyDesign_fw.saif-design MyDesign
create_clock-denumirea CLK-perioadă de 100
uniquify-vigoare
compila-map_effort mare
change_names-reguli verilog-ierarhie
scrie-format verilog-ierarhie-ieşire MyDesign_syn.v
scrie-format db-ierarhie-ieşire MyDesign.db

--

2.Cu DC (converti sintetizat DB fişier la SAIF):
[...read_lib [technology.db] ...]
lib2saif-ieşire MyDesign.saif MyDesign.db

Notă:
In poarta
la nivel de metodologie, folosind SAIF, înainte de adnotări-fişier
este necesar doar dacă sunt capturarea de stat şi-cale-dependent
trecerea de activitate.Parerea tehnologie bibliotecă trebuie să fie caracterizată de
de stat şi de-cale-dependent (SDPD) de putere, dacă doriţi să-şi captura de stat
cale de comutaţie dependente de activitate.

Astfel, dacă vă tehnologie biblioteca nu include caracterizare pentru
de stat şi de-cale-dependente de putere, nu puteţi utiliza "lib2saif".

--

3.Link-vă simulator (de exemplu - CN-Verillog) pentru a Synopsys PLI "libvpower":
ncverilog ncaccess R loadpli1 = $ $ SYNOPSYS/auxx/syn/power/vpower/lib- ARCH / libvpower.so: saifpli_bootstrap
ncaccess r [alte fişiere]

--

4.Cu Simulator:
Încărcaţi aceste generate SAIF fişiere în fişierul
dvs. de test, cu ajutorul "$ read_lib_saif" & $ read_rtl_saif comenzi, şi pentru a genera o SAIF Trecerea de activitate:

Detalii:
Acum, după ce leagă, acest PLI vă permite să efectuaţi următoarele Verilog System Tasks (în banc de test):

/ / citeste biblioteca (sintetizat design) saif fişier
$ read_lib_saif ( "MyDesign.saif");

/ / citire de proiectare (RTL convertit la saif) saif fişier
$ read_rtl_saif ( ". / MyDesign_fw.saif", "MyDesign_tb.uut");
[
în cazul în care dumneavoastră "MyDesign_tb.uut" este DUT exemplu sub numele "MyDesign_tb" test banc de modul.Şi anume:

modul MyDesign_tb;
reg clk;
MyDesign uut (/ / design porturile); / / DUT instanţierea
întotdeauna # 50 clk =! clk;
...
...
endmodule
]

/ / monitoriza porti PE = pentru a înregistra Comută
$ set_gate_level_monitoring ( "on");

/ / specifica partea de proiectare, pentru care sunt colectate comuta info - pentru întregul design utilizare UUT_DESIGN
$ set_toggle_region ( "MyDesign_tb.uut");

/ / start comuta de înregistrare
$ toggle_start;

....
stimuli ..
....

/ / făcut comuta de înregistrare
$ toggle_stop;

/ / scrie o înapoi saif fişier
$ toggle_report ( "MyDesign_bw.saif", 1.0e-9, "MyDesign_tb.uut");

Acum aveţi la Trecerea de activitate *. saif fişier pentru putere Raport.

--

5.Cu DC - raport de putere:
set power_preserve_rtl_hier_names adevărat
read_db MyDesign.db
read_saif-intrare MyDesign_bw.saif-instance_name MyDesign_tb / uut
report_power==================================

Notă:
Cred că această problemă este destul de important pentru a ciocni o sus, chiar si dupa 4 ani ......
Deoarece permite obtinerea Trecerea de activitate de la simulator, apoi backannotate *. saif de ieşire de la simulator la PrimePower, sau PowerCompiler, sau chiar DesignCompiler - pentru a primi putere de estimare.

 

[win3y]

Multumesc pentru postarea
W3Y