Poarta de depanare nivel???

[WLS]

Salut.Oricine are un bun exemplu între codul RTL poarta / şi au tutorial / de instruire cu privire la modul de a compara şi de depanare între RTL / Gate?

Nu avem nevoie pentru a stabili testbenches de RTL pentru simulare poarta nivel, chiar dacă funcţia de ieşire este corectă şi valabilă între RTL / simulare Gate?

În cazul în care simulatoare ca VCS la poarta prezintă unele dintre setup / deţin încălcare, dar producţia de ea şi funcţia RTL este corectă, nu ne mai trebuie să stabilească testbenches?

Oricine are de exemplu sau tutorial, vă rog ajutor?

Thx în avans.

Cu respect.

 

[bronzefury]

Ne pare rău, nu am un tutorial, dar se poate vorbi de aceasta din experienţa.

Dacă există un setup / deţin încălcare la nivel de poarta, abordare prima mea ar fi să se înţeleagă faptul că prima de ce se întâmplă.De exemplu, ar putea fi faptul că constrângeri sinteză instrument nu sunt corecte sau că constrângerile calendarul de analiză nu modelul cu exactitate cip dumneavoastră.Veţi avea nevoie pentru a înţelege dacă nu există nici o discrepanţă între ceea ce rapoartele de sinteză şi de instrument de simulare dvs. poarta nivel.Această sarcină implică analiza rapoartele de calendarul şi compararea cu întârzieri nivel poarta găsite în simulare.

Cred că de acolo, veţi avea o idee bună în cazul în care problema se află.

Modificare a nici unui testbenches ar fi ultimul lucru pe care mi-ar face.

 

[Anjali]

hallo bronzefury, şi eu am aceeaşi problemă.
Am făcut simulare RTL.i luat de funcţionalitate.
apoi mi-am făcut de simulare.apoi atunci i-au sinteză & simulat netlist poarta nivel cu bancul de thest acelaşi lucru.

Im 'folosire NC-Verilog.
simulator de spectacole de configurare & încălcări aşteptare.dar funcţionalitatea este OK.Vreau să spun, semnalele interne, de asemenea, ok.apoi, dacă într-adevăr orice probleme de sincronizare sunt acolo, cum a putea i a lua funcţionalitatea.chiar şi semnalele interne sunt generatoare, de asemenea, în mod corespunzător, la ceasurile de aşteptat.

Nu sunt înţelegere.te rog explica-miAdăugat după 1 minute:
Rapoartele de sincronizare, dar nu sunt afişate orice încălcare a legii.Adăugat după 1 minute:
Rapoartele de sincronizare, dar nu sunt afişate orice încălcare a legii.

 

[bronzefury]

Max Anjali,

Deoarece rapoartele calendarul dvs. nu prezintă nici o încălcare, dar simulări arată setup / deţin încălcări, aveţi o discrepanţă.Raportul calendarul şi simulator de comportament ar trebui să fie la fel.Va trebui să dau seama de ce acestea sunt diferite.

Poate că aceşti paşi-ar putea ajuta ..

1) La sfârşitul simulator, a descoperi ce calea de intrare D din flop destinaţie este cauza setup / deţin încălcare.Apoi notaţi valoarea de întârziere, începând de la intrare ceas de chix sursa de la intrarea D din flop destinaţie.De asemenea, atunci când nota de chix destinaţie primeşte sursă de ceas.Ceea ce este important este să obţineţi o bună înţelegere cu privire la modul în care ambele Flops primi ceasurile lor respective şi întârziere de propagare a semnalului între cele două flops.Vrei să se poată compara rezultatele dvs. aici cu constatările dumneavoastră într-un raport de sincronizare.2) În continuare, face o ciornă cât de mult timp este încălcate pe setup / aşteptare.Este o configurare încălcare sau o încălcare a aşteptare?

3) Odată ce aţi înţeles de ce este în lipsa în simulare, trece la analiza de sincronizare.

4) Elaborarea unui raport de sincronizare cu calea să înceapă cât de intrare ceasul de chix sursă şi destinaţie de intrare D din flop destinaţie.Veţi vedea, probabil, logica de asociere şi de întârzieri sârmă intermediară potrivită care să contribuie la propagation delay.Încercaţi şi se potrivesc de până cele întârzieri cu întârzierile ce observi în simulator.Scrieţi cei care diferă.

Cred că de acolo, veţi începe să aibă o imagine mai clară de vedere al momentului de ce nu este pe cale.

 

[WLS]

Bună ziua bronzefury.Thx pentru răspuns ur.Întotdeauna am crezut că simularea dinamică este pentru verificarea funcţiei şi STA ca Primetime calendarul controalelor (dacă încalcă sau nu).

Aşa că atunci când faci simulare poarta (cu backannotating sdf), cum este acesta diferă de la STA rezultat instrumente.Setup / ţineţi încălcarea este valabil în cazul în care OK fuctional controale şi STA bine?

Şi pentru a elimina discrepanţă, ne edita testbenches pentru a obţine de simulare curat poarta?

Aveţi nevoie de mai multe înţelegere cu privire la rolul de configurare / deţin controale în poarta de simulare compara cu instrumente STA?

Thx în avans.

 

[bronzefury]

Salut,

Citat:Aşa că atunci când faci simulare poarta (cu backannotating sdf), cum este acesta diferă de la STA rezultat instrumente.
Setup / ţineţi încălcarea este valabil în cazul în care OK fuctional controale şi STA bine?