Plz ajutor! FPGA ceas-ceas de la crearea unui ceas de intrare

[fallingrain_83]

Hi all Vreau sa creat un ceas de ceas de intrare care are frecvența mai puțin am încercat acest lucru, cu toate acestea, nu este de lucru modulul (clk, ...), intrare CLK; / / conectat la pinul de C9 Spartan3 XC3S200 reg [00:25 ] count, reg clk2, intotdeauna @ (posedge clk) începe conta

 

[FvM]

Dacă eliminați doilea bloc întotdeauna, de proiectare ar trebui să funcționeze în principiu ca un divizor de 2 ** ceas 26.

 

[fallingrain_83]

dar eu trebuie să fac în s.th mea blocheze întotdeauna dacă am elimina pe care trebuie să Chek clk2 de daca si am o eroare cu această sintaxă: lways @ (posedge clk) începe conta

 

[FvM]

Cel puțin va trebui să eliminați clk2

 

[yanzixuan]

dar eu trebuie să fac în s.th mea blocheze întotdeauna dacă am elimina pe care trebuie să Chek clk2 de daca si am o eroare cu această sintaxă: lways @ (posedge clk) începe conta