Pentru a declara o definit de utilizator primitiv în Verilog

[jayanth03]

Hi All,

Mai jos este codul de exemplu, am încercat să sintetizeze în Xilinx ISE 8.1:

/////////////// Codul de exemplu, pentru a declara o UDP şi folosiţi-l într-un modul /////////////////////// /
Cod:

`1ns interval de timp / 1ps

Top Module (DataA, DataB, control, MUX);

de intrare DataA;

DataB de intrare;

de intrare de control;

de ieşire MUX;multiplexor

MUX1 (MUX, control, DataA, DataB);endmoduleMULTIPLEXER primitiv (controlul MUX,, dataA, dataB);

de ieşire MUX;

de control de intrare, dataA, dataB;

masă

/ / De control MUX dataA dataB

0 1?
: 1; / /?
= 0 1 x

0 0?
: 0;

1?
1: 1;

1?
0: 0;

x 0 0: 0;

x 1 1: 1;

endtable

endprimitive

 

[Haytham]

Salut
Vreau să întreb
Ai trecut de compilare cu privire la orice alt instrument.

mulţumesc

 

[jayanth03]

Nu, încă de pe acum singurul instrument Am acces la Xilinx ISE este de 8.1.Ce alte instrumente sunt te uiti???Cred că ar trebui să funcţioneze chiar şi pe Xilinx ISE, vere-am tras în sus codul de exemplu, de la resurse web Xilinx ...
Aceste informaţii pot fi găsite aici: http://toolbox.xilinx.com/docsan/xilinx7/help/iseguide/mergedProjects/hdledit/html/verilog_primitive.htm.

Mulţumesc
Jayanth

 

[tkbits]

În conformitate cu ghidul xst, UDP nu este acceptat pentru sinteza.

Asta înseamnă că poate fi folosit în simulare numai.

A se vedea http://toolbox.xilinx.com/docsan/xilinx8/books/docs/xst/xst.pdf