Parametrizarea în Verilog, vectori de dimensiuni si necalibrate

[raul_ap]

Hi, am crea un model de parametrizat Verilog, care trebuie să parametrize lățimile de biți. Să presupunem că am avea următorul:

 parametrul ANTENE = 4; / / Acest lucru se schimba parametrii de foarte multe ori reg [ANTENE-1: 0] myvector;

Acum, dacă vreau să inițializeze myvector [/ I ] cu valoarea binară 1010, cum pot face acest lucru fără a pierde parametrizare? Eu nu pot face acest lucru:

 = myvector ANTENE-1'b0;

așa că presupun că ar omite lățimea biți:

 = myvector b'0;

, dar, în acest caz, , din moment ce nu am specificat bitwidth, are myvector încă o lățime de 4 biți și o valoare binară de 0000? Dacă am face-o greșit și nu există o cale mai ușoară de a face aceasta, aș fi bucuros să aud asta Multumesc anticipat Raul

 

[j_andr]

Sper exemplul de mai jos oferă un indiciu:

 Modul xyz # (parametrul C = 8, parametrul Init_W = 4, parametrul InitR1 = 4'b1010) (intrare / ... /); localparam odihna = W - Init_W; reg [ W-1: 0] R1, R2, R3, întotdeauna @ (posedge clk) dacă (CRJ) începe r1

 

[atulaxc]

Acesta este un alt mod de Consultați [URL = "http://www.fullchipdesign.com/verilog_memory_ram_synchronous.htm"] de exemplu de la acest link [/URL] pentru (i = 0; i