O chestiune de un novice

[kequal]

Logica de un FPGA este împărţit în două părţi, care sunt proiectate de doi bărbaţi, respectiv.Ei folosesc instrumente de sinteză diferite.Unul foloseste xst XILINX şi alte utilizări Synplify.În cazul în care cele două părţi ale codului sunt combinate într-un singur design, nici instrumente de sinteză pot asigura că aceşti doi oameni ar putea obtine aceleasi rezultate aşa cum au făcut în cadrul instrumentelor proprii.

Ne dorim pentru a genera un pachet sau un nucleu de IP de la proiectare un om, asa ca atunci cand combinarea codul, alt om nu este nevoie să synthetize-o din nou.
Dar noi nu ştiu cum să facă acest lucru, sau este o orice idei mai bine pentru a rezolva problema?

 

[zape]

Sthg.care le puteţi face este de lucru cu cutiile negre.Este de spus, vă genera o netlist (adică cu Synplify), de o parte din cod şi instantiate-o ca o componentă în codul VHDL care va fi synthetised cu alt instrument (xst în acest caz).

Dacă utilizaţi ISE, ca manager de proiect, va adăuga acest netlist ca un alt fişier sursă, sau în cazul în care lucraţi într-un alt mod, probabil, va trebui să adăugaţi un atribut (a se vedea de ajutor xst).

Oricum, folosind oricare dintre fluxurile / instrumente de sinteză, vă recomand să înregistreze intrările la această casetă de "neagră", şi ieşiri de la rubrica "neagră".Dacă nu vor exista logică, nu optimizate şi-ar putea să vă necazurile.