negativă a deţine sau SETUP timingcheck în SDF fişier

S

sisari

Guest
Eu sunt începător în design ASIC şi doriţi să ne întrebăm ce face un setup negativ
sau deţin timecheck într-un fişier DC generat SDF mijloace.Am nevoie de ajutor
în înţelegerea SDF pentru componente sequencial.

 
Nu ştiu nimic despre un timp de instalare negativ, dar timpul negativ deţine poate fi complet naturale.Să presupunem că eşti un circuit de proiectare folosind SSTL2 I / O standard de semnalizare.Pur şi simplu, veţi găsi că timpul deţin pentru I / O circuite este negativ.Care este motivul?Si ce inseamna acest lucru?un timp negativă deţin, înseamnă că puteţi schimba datele de pe pad de intrare a ASIC dvs. / FPGA înainte de I / O registrul's (neg sau POS) de margine de ceas.Cred că o imagine simplă va descrie această bine.
Timp negativ ţineţi este rezultatul de I / O de design de circuit, au o privire la DDR SDRAM foi de date pentru a afla mai multe despre el.

Orice lucru greşit în textul de mai sus?

 
În general, setup / deţin timp este pozitiv.Dar, pentru a ajuta la proiectarea, suntem de multe ori de design de timp negativă apăsat pentru flip / flop, memorie şi aşa mai departe, atunci proiectantul are doar să stabilească setup violare de timp.
În SDF dvs., există momentul ofter sunt negatve.
Permiteţi-mi să dispune de un exemplu, în cazul în care semnalul de intrare de un tampon de tranziţie a mari, semnalul de ieşire al tampon va dispune de tranziţie mult mai mici.Aşa cum este de curent continuu folosind 1 / 2 Vdd ca punct de comutare, dar nu de fapt, într-un fel îi place că semnalul de ieşire este înainte de semnal de intrare, apoi calendarul negativ apare.

 
albertyin a scris:

Permiteţi-mi să dispune de un exemplu, în cazul în care semnalul de intrare de un tampon de tranziţie a mari, semnalul de ieşire al tampon va dispune de tranziţie mult mai mici.
Aşa cum este de curent continuu folosind 1 / 2 Vdd ca punct de comutare, dar nu de fapt, într-un fel îi place că semnalul de ieşire este înainte de semnal de intrare, apoi calendarul negativ apare.
 
de timp negativ deţin,
acesta este pur şi simplu faptul că timpul de tranziţie al siganl mergi la a fi captura este atât de scurt, se schimbă chiar înainte de a stoca în registru.

citit cartea de la Rabaey

 
Negativ timp de instalare pot fi rezolvate prin încetinirea ceasul sau care se aplică constrângeri tightter în timpul ciclului de sinteză.
Timp Negtive deţine poate fi sovled în mod corespunzător de către aranja ceasul.De exemplu, un ceas de proiectare scăzut oblic sau urme ruta ceas opusă direcţiei de propagare a semnalului.

 

Welcome to EDABoard.com

Sponsor

Back
Top