A
amitgangwar_vlsi
Guest
Bună ziua tuturor ............
a putea i a scrie trei gama dimensională de std_logic în VHDL????
sau de a putea i a scrie două gama dimensională de numere întregi, în VHDL.???
aceasta va fi synthesizable sau nu????
în cazul în care cineva de informaţii legate de mare despre faptul că
plz po º tã eu la
amitgangwar2006 (AT) yahoo.co.in
a putea i a scrie trei gama dimensională de std_logic în VHDL????
sau de a putea i a scrie două gama dimensională de numere întregi, în VHDL.???
aceasta va fi synthesizable sau nu????
în cazul în care cineva de informaţii legate de mare despre faptul că
plz po º tã eu la
amitgangwar2006 (AT) yahoo.co.in