ModelSim, valoarea neaşteptate de ieşire

[echo47]

I'm running ModelSim SE 5.8d in Win2K.De ce acest Verilog 2001 a reveni modulul de valoarea de 49 în loc de 35?

Cod:

foo modulul ;

sârmă semnat [15:0] a, b;

de ieşire a semnat [15:0] y;a aloca un 5 =;

atribui b = 7;

atribui y = 1 * a * b;

endmodule

 

[z81203]

interesant, problema este de 1 sau semnate.
pentru a semnat, dacă încercaţi 1 * b * o, este 25; & Dacă scrieţi 16'd1, nu există nici o problema.
pentru nesemnate, există, de asemenea, este bine.
Eu nu stiu de ce.cine poate explica asta?

 

[nand_gates]

Acest lucru este posibil un bug în versiunea Modelsim în care lucraţi.
Eu sînt achiziþie rezultat corect pe ModelSim SE vlog 5.5d Linux

 

[z81203]

Bună, I try it cu 6.0b la soare.aceeaşi problemă.

 

[nand_gates]

Ya,

Ur dreapta pe Modelsim 6.0b Linux său dând răspuns greşit!