model pentru conversia

[hyper-star]

hi, de exemplu, puteţi folosi: BWSM entitate este port (x, y: in std_logic_vector (7 downto 0); p: in std_logic_vector (15 downto 0)); final, în arhitectură, trebuie să scrie: full_adder portul component (a, CIN, b: in std_logic; suma, cout: out std_logic); componenta scop, insted de sârmă trebuie să scrie p1 semnal, P2, P3, P4, P5, P6, P7, P8, P9, P10: std_logic_vector (11 downto 0 ) şi pentru maparea portului: B1

 

[TrickyDicky]

Există o întrebare? PS. În VHDL 2008 expresii booleene sunt permise pe hărţi portuare.