Logic de estimare în FPGA?

[nagraj]

Cum se poate designer de aproximativ estima numărul de Macrocells necesar, o dată ce designul este gata ...?

 

[Davorin]

Hmm .. don'understand întrebarea dumneavoastră în mod corect ...

Pentru mine, un desen sau model este gata atunci când este synthesizable şi apoi software-ul dumneavoastră vă spune, la sfârşitul ceea ce resursele de care are nevoie (O;

Sau am lipseşte ceva aici?

 

[nagraj]

Davorin a scris:

Hmm .. don'understand întrebarea dumneavoastră în mod corect ...Pentru mine, un desen sau model este gata atunci când este synthesizable şi apoi software-ul dumneavoastră vă spune, la sfârşitul ceea ce resursele de care are nevoie (O;Sau am lipseşte ceva aici?

 

[Davorin]

Puteţi desena schemele prima, dar niciodată nu face orice design PCB înainte de punerea în aplicare FPGA (O;

Ai putea face următoarele:

1.Întotdeauna a alege un pachet care se potriveste mai multe dispozitive cu Les diferite cum ar fi, de exemplu, ep1c3t144 care pot fi înlocuite cu ep1c6t144.

2.Nu unele desene de testare, cu registru simplu / COUNTER setările şi a vedea modul în care resursele sunt utilizate.Cel mai probabil, diferite pentru diferiţi producători.

3.Verificaţi unele note de aplicare, care se potrivesc cel mai bine cererea dumneavoastră şi să încerce să le sintetiza.Dacă cererea dumneavoastră este o colecţie de desene sau modele mai multe puteţi adăuga cu uşurinţă cifrele care rezultă.

4.Convinge pe ceilalţi să meargă cu un aparat mai mare decât destinat oricum.Desenele FPGA poate face dependenţă şi, prin urmare, oamenii tind să încerce tot ceea ce pune în el ... crede-ma (O; Deci, întotdeauna bine, nu numai pentru a avea LES de schimb, dar şi unele 20/30 pini ...

 

[skynet]

Dacă doriţi să ştiţi cum u de mult logica urmează să le utilizeze ..conta u ur flip-flop de gând să utilizeze 10% în plus ....care ar trebui să fie o fac ...de exemplu, 10 contra biţi va consuma 10 Macrocells

 

[Davorin]

Nu ştiu FPGA au avut Macrocells (O;

 

[skynet]

macrocell sau LE ..sau orice altceva ..este doar o problemă de denumire ..corect???XILINX folosind CLB, Altera n folosind LE .....Deci, ce este diferit între arhitectura??viteza?densitate??atunci când vin la FPGA / CPLD de proiectare, tot ceea ce vin la aceeaşi întrebare ..cât de multe D flip-flop sunt necesare.

 

[kilone]

Davorin a scris:

4.
Convinge pe ceilalţi să meargă cu un aparat mai mare decât destinat oricum.
Desenele FPGA poate face dependenţă şi, prin urmare, oamenii tind să încerce tot ceea ce pune în el ... crede-ma (O; Deci, întotdeauna bine, nu numai pentru a avea LES de schimb, dar şi unele 20/30 pini ...

 

[jacklalo020]

Salut,
Puteţi consulta o notă de cerere de la Xilinx, sfaturi VHDL pentru funcţionare aritmetica, vă oferă câteva exemple de funcţii de editare a aritmetice (adders, comparatoare magnitudine, ... etc) si acestea sunt de evaluare a numărului de UTT acesta va avea nevoie.Practic suma ton două numere descrise cu 4 biţi, de exemplu, fără a lua în grijă de preaplin, ai nevoie de 4 UTT.Puteţi face acelaşi lucru pentru estimarea alte blocuri care o aveţi în design.
Hope it a vă ajuta să

 

[nagraj]

[quote = "jacklalo020"] Buna,
Puteţi consulta o notă de cerere de la Xilinx, sfaturi VHDL pentru funcţionare aritmetica, vă oferă câteva exemple de funcţii de editare a aritmetice (adders, comparatoare magnitudine, ... etc) si acestea sunt de evaluare a numărului de UTT acesta va avea nevoie.Practic suma ton două numere descrise cu 4 biţi, de exemplu, fără a lua în grijă de preaplin, ai nevoie de 4 UTT.Puteţi face acelaşi lucru pentru estimarea alte blocuri care o aveţi în design.
Hope it a vă ajuta să [/ quote]

Aceasta pare a fi interesant poate tu a trimite link-ul, vă rugăm să sau a datelor de căutare să se acorde în XILINX ... de căutare a dat mulţime de rezultate cu vârful dvs. ..

 

[ashishjindal76]

Salut

După ce u-au sintetizat de design ur instrument de sinteza a da u raportul complet în ceea ce priveşte resursele pe care le-au folosit

pa
ashish