instrument pentru a genera o schematică de la un verilog netlist?

[SpecialK]

Este un instrument care va avea o structură de nivel verilog fişier (e), şi generează în mod automat un bloc diagramă în unele format grafic (. Jpg,. Gif, indiferent) în funcţie de sistemul descris de fişier, cu eticheta porturi, blocuri, şi plase?Am o grămadă de schimb stabilit schema pentru un CPU-am făcut pentru o clasa de proiect şi-ar dori să-i convertească la format electronic, pentru referinţe ulterioare.M-am gândit la ceva de genul, folosind Visio, dar apoi mi-ar fi să mă întorc şi edita manual de diagramă bloc de fiecare dată când verilog fişiere sunt modificate.

 

[no_mad]

Max SpecialK,

Dacă ur caută să verilog schematică, u pot folosi Xilinx ISE sau @ ltera qu (at) rtus.
În ISE, u crea un nou proiect de încărcare şi toate ur verilog coduri şi de a folosi RTL Viewer.Dacă ur verilog cod erori liber, atunci se va afişa blocul diagramă de ur modul.

Apoi u doar captura de schematică n salvaţi-o.

Sper că vă ajută,
no_mad

 

[SpecialK]

no_mad a scris:

Max SpecialK,Dacă ur caută să verilog schematică, u pot folosi Xilinx ISE sau @ ltera qu (at) rtus.

În ISE, u crea un nou proiect de încărcare şi toate ur verilog coduri şi de a folosi RTL Viewer.
Dacă ur verilog cod erori liber, atunci se va afişa blocul diagramă de ur modul.Apoi u doar captura de schematică n salvaţi-o.Sper că vă ajută,

no_mad

 

[louisnells]

Salut
Încercaţi Xilinx WebPack software.Are un pachet gratuit de a folosi pentru mai multe platforme.După ce adăugaţi codul de fişiere pe un proiect şi sintetiza acesta.Nu există o opţiune pentru a vedea datele de ieşire ca un schematic de blocuri.De asemenea, ei posibilitatea de a coborî în ierarhie de blocuri pentru a vizualiza mai mic nivel de bloc.Am gasit-o foarte util.Are de asemenea, posibilitatea de a exporta curent vederea unele format.

 

[digikid]

Max SpecialK,

S-ar putea dori, de asemenea, pentru a încerca ChipVault, un instrument OpenSource.

Iată un rezumat al sale caracteristici:
-Ofera posibilitatea de a naviga şi Editare fişiere ierarhic.Generarea automată a schematică Componenta Port opiniile VHDL şi Verilog RTL fişiere.
Automatizarea RTL instanţierea şi şablon generaţie.
Oferă-Revision Control (concepute pentru HW, SW, nu de dezvoltare).
-Sprijină externe Cârlige Tool (de jos în sus vcoms, etc).
Oferă-o problemă de urmărire Jurnal cu sortare.
Asigurarea Netlist sortarea şi ierarhia de vizionare.
Sprijinirea web
de partajare de fişiere RTL (ambele criptate şi clar).

aici
e link-ul de la site-ul web:
http://chipvault.sourceforge.net/