Instantiating o componentă în ISE

[ukapil]

Salut,
În @ ltera am instantiate un PLL, LVDS TX RX bloc, folosind Megawizard Plugin Manager.
Cum i s-o faci în Xilinx ISE?
De asemenea, vă rog, spune-mi ce este mai bine Stratix sau Virtex II pro?

cu respect,
Kapil

 

[Leon]

Xilinx oferă CoreGen.
Are aceeaşi fuction ca MegaWizard în qu (at) rtus.

 

[Leon]

În mea opţiune, Xilinx furniza documentul mai bine şi mai repede decât aparat @ ltera.Dar este, de asemenea, mai scump ca @ ltera
de aparat.
Ambele Stratix şi V2p pot umple reqirment în aplicare.
Diferenţa de viteză în numai necesitatea de a fi avut grija de
dvs., atunci când chip de utilizare este foarte mare.

 

[Sobakava]

De unde pot descărca cOregen?Este posibil să-l utilizaţi cu WebPack 6?

 

[Sobakava]

Sunt nou la x | linx.

Nu e synthesisable pentru webp (at) ck?:

modul toplevel (pixel_clock, pixel_counter);
pixel_clock de intrare;
output [11:0] pixel_counter;

reg [11:0] pixel_counter;

mereu @ (posedge pixel_clock)
începe
/ / Aceasta nu este de lucru
pixel_counter = pixel_counter 1;
/ / Acest lucru este
pixel_counter = 325;
final
endmoduleNu pot să câştig un reg?Am făcut acest lucru cu M (de la) X plus de lter @ @.Eu folosesc M0delsim pentru simulare şi pixel_counter arată Hi-Z/undefined la simulare.Ce trebuie să fac?

Există un pas-cu-pas incepator la avansat de carte / Ebook pentru X | linx I5E?

Cu respect

 

[Karlheinz]

încercaţi acest lucru:

modul top_level (pixel_clock, pixel_counter, reset);

pixel_clock de intrare;
sârmă pixel_clock;
output [11:0] pixel_counter;
reg [11:0] pixel_counter;
de intrare a reseta;
sârmă de resetare;

întotdeauna
@ (Posedge pixel_clock sau posedge reset)
începe

if (reset)
pixel_counter <= 0;
alt
pixel_counter <= pixel_counter 1;

final

 

[masiv]

încercaţi acest cod:

Cod:

modul toplevel (pixel_clock, pixel_counter);

pixel_clock de intrare;

output [11:0] pixel_counter;reg [11:0] pixel_counter = 0;mereu @ (posedge pixel_clock)

începe

pixel_counter = pixel_counter 1;

final

endmodule