Icar Verilog nu suporta genera?

[IBNobody]

Am încercat să lucreze prin intermediul unora dintre exemple găsite în Palnitkar lui Samir "VerilogŽ HDL: Un ghid pentru Digital Design şi Sinteze, Second Edition".

Sunt folosind Icar Verilog, deoarece este gratuit.

Problema Sunt rulează în Icar este că nu pare să susţină genera.Acesta nu va recunoaşte chiar "genvar".Acest lucru este ciudat pentru ca este Verilog presupune complient 2001.

Am făcut o "căutare net, şi nu am văzut nimic care să indice Icar nu au de lucru.Îmi scapă ceva?

Există o mai bună circulaţie & lungime nelimitat Verilog simulatoare de acolo?

- Nimeni nu

 

[r_p_sanna]

dacă im nu înşel, bluehdl este un simulator care ar putea ajuta la rezolvarea problemei dvs.