Fault acoperire în RTL cod

[aditya_vij]

eu am BIST de design de multiplicare.
pentru a calcula acoperirea fautl de cip de mai sus.eu am de a induce o vină în nodurile intermediare.
a putea orice unul ştiu cum de a induce în eroare Desing RTL.

 

[dr_dft]

Pentru a injecta un defect unică în Verilog, puteţi folosi pur şi simplu declaraţie vigoare ".
Cu toate acestea, aceasta nu este o practică comună pentru a găsi o acoperire vina in RTL.Motivul este faptul că numărul vina de acoperire poate varia în mod semnificativ de punerea în aplicare.Acesta este motivul pentru care există estimativi doar vina de acoperire "în RTL, dar nu 'Calculatoare'.

 

[AlexWan]

Bună, aditya_vij

De ce aveţi de gând să-test blocat în culpă în faza de RTL?După sinteza si P & R, numele de sârmă şi dispozitivul de blocare va schimba numele.Nu se poate asigura acoperire vina în faza RTL este egal în faza de Netlist.