F
fightforever
Guest
Salut,
I-am cerut pentru a proiecta un acces rapid 16kb static RAM de 2GHz în procesul de 90nm de TSMC, memoria RAM poate fi pipelined, şi de cel puţin 3 a scrie porturile şi 2 citi porturi.ar putea cineva sa-mi spui dacă este fezabil din punct de vedere?şi cum să faci asta?Multe mulţumiri.
Consider de dificultate este de frecvenţă, deci cred ca un plan pentru a reduce frecvenţa: selectaţi un berbec din 6 scrie porturile şi 4 citit porturi (dublu de la cerinţa),
care lucrează la 1GHz, şi servi 2GHz acces pipeliningly, un port pentru fiecare ciclu de ceas., pe această cale, am mai mică de frecvenţă de această cerinţă 16kb ram, dar dublu său număr de port.Încă nu pot să confirm dacă este fezabil din punct de vedere.Dornici de ajutorul dumneavoastră!
I-am cerut pentru a proiecta un acces rapid 16kb static RAM de 2GHz în procesul de 90nm de TSMC, memoria RAM poate fi pipelined, şi de cel puţin 3 a scrie porturile şi 2 citi porturi.ar putea cineva sa-mi spui dacă este fezabil din punct de vedere?şi cum să faci asta?Multe mulţumiri.
Consider de dificultate este de frecvenţă, deci cred ca un plan pentru a reduce frecvenţa: selectaţi un berbec din 6 scrie porturile şi 4 citit porturi (dublu de la cerinţa),
care lucrează la 1GHz, şi servi 2GHz acces pipeliningly, un port pentru fiecare ciclu de ceas., pe această cale, am mai mică de frecvenţă de această cerinţă 16kb ram, dar dublu său număr de port.Încă nu pot să confirm dacă este fezabil din punct de vedere.Dornici de ajutorul dumneavoastră!