J
jaishankar
Guest
Salut, am sintetizat module individuale într-un design microprocesor. (Cu module individuale Verilog .. cum ar fi de aluminiu, de memorie, etc) Toate au fost de lucru bine, în fapt, fiecare dintre ele au fost sintetizate într-un interval de 60 de secunde. Dar, atunci când l-am pus împreună nu se intampla repede. Am rula software-ul pentru aproximativ o oră, terminalul prezinta - "trimis" cu "pentru server" Notă: "cu" este modulul de top în designul meu - este cu unitatea de control. Cred că este blocat cu acest modul .. -> Bara de stare GUI citeşte "stat de design de calcul". Nu-l iau de obicei acest timp pentru a sintetiza un microprocesor simplu singur ciclu? Sunt folosind .. aceste coduri Verilog / de la acest link -> http://thelinuxmaniac.files.wordpress.com/2010/11/code.pdf