EDK cu Spartan 3E Starter Kit

R

Rob B

Guest
Acest lucru este diferit de a woes ultima mea, cu o placă de dezvoltare anterioare.Mai degrabă decât confunda lucrurile, inclusiv eu, mai mult, deşi am un thread nou ar putea fi mai bine.

Am construit o pereche de nuclee de MicroBlaze cu setări diferite pentru bord (Pr.), utilizând expertul BSB cu EDK 9.1.02i.Nu pot sa ma lucruri foarte simple, cum ar fi de imprimare ( "Ceva ... Vă rugăm!") De lucru de peste RS232, folosite ca STDOUT pentru a HyperTerminal, dar procesorul pare să stea cand se telefoneaza funcţiile Xilinx pentru a obţine statutul de aparat si alte lucruri (ca în TestApp_Memory / periferice).

Am construit de proiect, după cum urmează:

Opţiuni de BSB (în ordine, orice implicit omis mijloc a fost ales):

Am ales consiliul corecte în "board Select".

Bram a fost selectat pentru a fi 16KB.
FPU a fost activat.

Am RS232_DTE cu handicap.
Eu cu handicap MAC Ethernet.
Eu cu handicap FLASH_16Mx8

Am plecat de la TestApp_Memory / periferice care urmează să fie creat.
to Verilog.

Changed opţiuni de proiect,
pentru a Verilog.

Changed CORE_CLOCK_FREQ_HZ la 50000000 în platformă software Setări.

Numai "TestApp_Memory" a fost selectat pentru iniţializare Bram.

Script-ul generat automat linker-ul a fost folosit (extras):

Cod:

_STACK_SIZE = Definite (_STACK_SIZE)?
_STACK_SIZE: 0x400;

_HEAP_SIZE = Definite (_HEAP_SIZE)?
_HEAP_SIZE: 0x400;/ * Amintiri Definiţi în sistem * /MEMORY

(

ilmb_cntlr_dlmb_cntlr: ORIGINE = 0x00000050, lungime = 0x00003FB0

DDR_SDRAM_32Mx16_C_MEM0_BASEADDR: ORIGINE = 0x44000000, lungime = 0x04000000

)/ * Specificaţi implicit punctul de intrare în program * /De intrare (_start)/ * Definiţi secţiuni, precum şi în cazul în care acestea sunt mapate în memorie * /SECŢIUNILE

(

. 0x00000000 vectors.reset: (

* (. vectors.reset)

). vectors.sw_exception 0x00000008: (

* (. vectors.sw_exception)

). vectors.interrupt 0x00000010: (

* (. vectors.interrupt)

). vectors.hw_exception 0x00000020: (

* (. vectors.hw_exception)
 
Ai văzut asta?
http://www.xilinx.com/support/answers/25390.htm

 
Da, am avut că, în UCF mea.

Există câteva posturi similare de pe forum Xilinx.

Eu cred că este ceva cu configuraţia BSB, se pare controller de memorie are o problemă.

 
Apoi i-am putea sugera două lucruri:
1.Încercaţi să reconstruiască proiectului cu opţiune de VHDL
2.Încerca să modifice dcm2 (cel care primeşte ddr_fedback), astfel:
PARAMETER C_CLKOUT_PHASE_SHIFT = FIXE
PARAMETER C_PHASE_SHIFT = 45
Aveţi posibilitatea să modificaţi cele din Adunarea Sistemul de GUI sau adăugaţi-le în MHS.
Încercaţi diferite valori pentru C_PHASE_SHIFT

 
Modificarea setărilor ceasului cele faza pare să se fi făcut ceva pozitiv

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Zâmbi" border="0" />

.Incepand MemoryTest pentru DDR_SDRAM_32Mx16:Rularea 32-bit de testare ... TRECUT!Rularea 16-bit de testare ... TRECUT!Rularea 8-bit test ... TRECUT!- Ieşirea main () --La ultima, GDB pare a fi de lucru de asemenea.

L-am lasat XPS stabilit propriile valori linker-ul script-ul de acolo.

TestApp_Peripheral, de asemenea, pare să fie de lucru pe OK şi se află în DDR.

Many thanks!

Jefui

 

Welcome to EDABoard.com

Sponsor

Back
Top