Diviziunea ceas - folosind logica analogice, logica în calea ceas

[sharanbr]

Salut,

Am câteva întrebări referitoare la ceasuri

1) de ce este necesar ca o foloseste logica PLL analogice, cum ar fi să fac o divizie ceas atunci când se poate realiza folosind doar Flops

2) De ce tehnologia FPGA interzice logică în calea ceas de exemplu, la poarta ceasurile

Cu respect,

 

[Digital-L0gik]

PLLs sunt fancy modele mixte de semnal.Acestea vă permit să-şi împartă în jos ceasuri curat.Prin curat vreau să spun cu oblic ceas minim asupra ceasuri de ieşire.Flip Flops nu au circuitele suplimentare pentru a curăţa de ieşire.Prin urmare, atunci când plls posibila utilizare.

Ceasuri de suprimare a fasciculului adaugă oblic.

 

[sharanbr]

Adevărat că, ceasuri porţi adăuga se alimentează strâmb suplimentare.Dar asta este, de asemenea, în cazul în ASIC.Dar problema pare să fie mai mult decât faptul că, în caz de FPGA datorate la care am văzut recomandări nu utiliza ceasuri gated.

Cu respect,

 

[Digital-L0gik]

Cred alte ar fi faptul că, în Asics, aveţi posibilitatea de a adăuga copaci mai sofisticate de ceas şi aşa, în orice oblic de suprimare a fasciculului de ceas poate fi neglijabil.

 

[fpga_asic_designer]

există cel puţin două motive pentru care porţile ar trebui să fie împiedicate de-a lungul copac ceasul de la netlist front-end:
1.porti prea multe pe linia de ceas va şurub de obicei până ciclul taxei
2.Gates va complica procedurile CTS.

Este permis să adăugaţi muxes şi XOR sau invertoare înainte de copac ceas, şi în timpul STC pentru adăugarea INV sau BUF, şi în timpul sinteza pentru adăugarea de ceas de suprimare a fasciculului logica, dar altfel, linia de ceas ar trebui să fie cât mai curate posibil.

 

[kDaniu]

sharanbr a scris:

1) de ce este necesar ca o foloseste logica PLL analogice, cum ar fi să fac o divizie ceas atunci când se poate realiza folosind doar Flops

 

[sameer_dlh25]

1.Poti sa multiplica ceasurile cu logica digitală?PLL pot face asta.
2.Ceas ieşind din Flop-ul poate lucra la frecvenţe mai mici.Pentru o frecvenţă mai mare> 50 chix MHZ divider bazate va distorsiona ceas Ciclu de mult.

 

[kDaniu]

sameer_dlh25 a scris:

1.
Poti sa multiplica ceasurile cu logica digitală?
PLL pot face asta.