diferenţa b / w aceste două coduri; Mă simt atât de randament acelaşi rezultat

[elexhobby]

Salut,
I sînt un newbie la n VHDL lectură Perry 9a cap.
Am întâlnit codul de Foll în cazul în care din CLK şi sunt în porturile DOUT n este Out Port --

SIGNAL Q1, Q2: bit;
Begin
reg_proc: PROCESUL DE
Begin
Aşteptaţi până când clk'EVENT şi CLK = '1 ';
Q1 <= DIN;
Q2 = Q1;
PROCESUL DE END;
DOUT <= Q1 ATUNCI CÂND en = '1 'ELSE
Q2;

Aici DOUT este declarată în afara procesului.Eu nu pot vedea diferenta care ar avea loc în cazul în care declaraţia DOUT a fost scris în interiorul procesului.Ştiu că are de a face cu întârzieri Delta, dar încă nu se poate dau seama ce.

Plz ajută-mă.Mulţumesc

 

[tkbits]

elexhobby a scris:

Am întâlnit codul de Foll în cazul în care din CLK şi sunt în porturile DOUT n este Out Port --Cod:

SIGNAL Q1, Q2: bit;

Begin

reg_proc: PROCESUL DE

Begin

Aşteptaţi până când clk'EVENT şi CLK = '1 ';

Q1 <= DIN;

Q2 = Q1;

PROCESUL DE END;

DOUT <= Q1 ATUNCI CÂND en = '1 'ELSE

Q2;

 

[bansalr]

Da, rezultatele sunt cele menţionate de tkbits.
DOUT se va schimba, de îndată ce permite este mare independent de ceas.
Mai mult decât atât sinteza logica va da un rezultat diferit, în ambele cazuri.

 

[elexhobby]

Oh ya ..Multumesc mult!!În cazul în care-au dat seama ..

 

[Salma ali Bakr]

DOUT este asincron
nu depinde de semnal de ceas