V
varkylin
Guest
hi all
Avem un bloc, codul este:
-------------------------------------------------- ---------------
Top Module (..);
mem_out de intrare;
.
.
.
float_mem float_mem (
. mclk (mclk),
. mem_out (mem_out),
.
.
);
endmodule
float_mem modulul ();
mem_out de ieşire;
endmodule
-------------------------------------------------- -------------------
şi ne face o greşeală.mem_out semnalul este semnalul de ieşire al
float_mem, dar în modulul de sus, semnalul este la fel de semnal de intrare.
si am sintetiza, eroarea nu a fost găsit.În mod similar, nu formalitate.
meci de cod HDL cu codul de sintetizat.
Acum, am o întrebare, dacă putem găsi problemă atunci când fac formalitate.
şi cum pentru a configura instrumentul de formalitate.
mulţumesc foarte mult
Avem un bloc, codul este:
-------------------------------------------------- ---------------
Top Module (..);
mem_out de intrare;
.
.
.
float_mem float_mem (
. mclk (mclk),
. mem_out (mem_out),
.
.
);
endmodule
float_mem modulul ();
mem_out de ieşire;
endmodule
-------------------------------------------------- -------------------
şi ne face o greşeală.mem_out semnalul este semnalul de ieşire al
float_mem, dar în modulul de sus, semnalul este la fel de semnal de intrare.
si am sintetiza, eroarea nu a fost găsit.În mod similar, nu formalitate.
meci de cod HDL cu codul de sintetizat.
Acum, am o întrebare, dacă putem găsi problemă atunci când fac formalitate.
şi cum pentru a configura instrumentul de formalitate.
mulţumesc foarte mult